數(shù)字電子技術(shù)

前言
符號說明
第1章 數(shù)字邏輯基礎(chǔ)
1.1 數(shù)字量、計數(shù)制和編碼制
1.2 邏輯代數(shù)的三種基本邏輯運算
1.2.1 邏輯與及與運算
1.2.2 邏輯或及或運算
1.2.3 邏輯非及非運算
1.2.4 復(fù)合邏輯運算
1.3 邏輯代數(shù)的基本公式和常用公式
1.3.1 基本公式
1.3.2 常用公式
1.4 邏輯代數(shù)的三條基本規(guī)則
1.5 邏輯函數(shù)的表示方法
1.6 邏輯函數(shù)的化簡
1.6.1 邏輯函數(shù)式的最簡形式
1.6.2 邏輯函數(shù)的公式化簡法
1.6.3 邏輯函數(shù)的卡諾圖化簡法
1.7 具有無關(guān)項的邏輯函數(shù)化簡
習(xí)題
第2章 邏輯門電路
2.1 半導(dǎo)體二級管和三極管的開關(guān)特性
2.1.1 半導(dǎo)體二級管的開關(guān)特性
2.1.2 半導(dǎo)體三級管的開關(guān)特性
2.2 最基本的門電路
2.2.1 二極管與門
2.2.2 二極管或門
2.2.3 三極管非門
2.3 TTL門電路
2.3.1 TTL與非門的工作原理
2.3.2 TTL與非門的輸入特性和輸出特性
2.3.3 TTL與非門的動態(tài)特性
2.3.4 集電極開路門和三態(tài)門
2.3.5 TTL與非門電路的改進(jìn)
2.4 其它類雙極型數(shù)字集成電路簡介
2.5 MOS門電路
2.5.1 NMOS反相器
2.5.2 CMOS反相器
2.5.3 MOS與非門和或非門
2.5.4 CMOS傳輸門和雙向模擬開關(guān)
2.5.5 CMOS三態(tài)門
2.5.6 漏極開路的門電路(OD門)
2.5.7 改進(jìn)的CMOS電路
2.5.8 CMOS電路的正確使用
習(xí)題
第3章 組合邏輯電路
3.1 組合邏輯電路的分析
3.1.1 分析加法器
3.1.2 分析數(shù)據(jù)選擇器
3.1.3 分析多路分配器
3.1.4 分析數(shù)值比較器
3.2 組合邏輯電路的設(shè)計
3.2.1 設(shè)計編碼器
3.2.2 設(shè)計譯碼器
3.3 組合邏輯電路中的競爭和冒險
3.3.1 產(chǎn)生競爭、冒險的原因
3.3.2 消除競爭冒險的方法
3.4 用MSI器件設(shè)計組合邏輯電路
3.4.1 用數(shù)據(jù)選擇器設(shè)計其它邏輯電路
3.4.2 用譯碼器設(shè)計其它邏輯電路
習(xí)題
第4章 觸發(fā)器
4.1 基本RS觸發(fā)器
4.2 時鐘觸發(fā)器
4.2.1 同步RS觸發(fā)器
4.2.2 主從結(jié)構(gòu)觸發(fā)器
4.2.3 邊沿觸發(fā)器
4.3 觸發(fā)器的動態(tài)特性
4.3.1 主從觸發(fā)器的動態(tài)特性
4.3.2 維持阻塞觸發(fā)器的動態(tài)特性
習(xí)題
第5章 時序邏輯電路
5.1 時序邏輯電路的分析
5.1.1 分析時序邏輯電路的一般步驟
5.1.2 分析寄存器和移位寄存器
5.1.3 分析計數(shù)順
5.1.4 順序脈沖發(fā)生器
5.2 時序邏輯電路的設(shè)計
5.2.1 時序邏輯電路設(shè)計的幾種方法
5.2.2 時序邏輯電路設(shè)計的一般步驟
5.2.3 同步時序邏輯電路設(shè)計舉例
5.3 用MSI器件設(shè)計時序邏輯電路
習(xí)題
第6章 半導(dǎo)體存儲器
6.1 只讀存儲器(ROM)
6.1.1 掩模只讀存儲器
6.1.2 可編程只讀存儲器(PROM)
6.1.3 可擦除的可編程只讀存儲器(EPROM)
6.2 隨機(jī)存儲器(RAM)
6.2.1 靜態(tài)隨機(jī)存儲器(SRAM)
6.2.2 動態(tài)隨機(jī)存儲器(DRAM)
6.3 存儲器容量的擴(kuò)展
6.3.1 位擴(kuò)展方式
6.3.2 字?jǐn)U展方式
6.4 串行存儲器
6.4.1 串行存儲器的結(jié)構(gòu)和工作原理
6.4.2 串行存儲器中的動態(tài)CMOS移位寄存單元
6.5 用存儲器實現(xiàn)組合邏輯函數(shù)
習(xí)題
第7章 可編程邏輯器件
……
第8章 脈沖波形的產(chǎn)生與整形
第9章 A/D和D/A轉(zhuǎn)換器
附錄A 電氣簡圖用圖形符號
附錄B 常用邏輯符號對照表
參考文獻(xiàn)