硬件描述語(yǔ)言VHDL教程：應(yīng)用篇·部分習(xí)題答案

基礎(chǔ)篇
第1章 概述
1.1 硬件描述語(yǔ)言VHDL
1.1.1 VHDL的發(fā)展歷史
1.1.2 VHDL的特點(diǎn)
1.1.3 VHDL的發(fā)展趨勢(shì)
1.2 EDA技術(shù)
1.2.1 EDA的發(fā)展歷史
1.2.2 EDA的基本特征
1.2.3 EDA的基本工具
1.2.4 EDA工具的流程
習(xí)題
第2章 VHDL的基本模型結(jié)構(gòu)
2.1 設(shè)計(jì)實(shí)體
2.2 實(shí)體說明
2.2.1 類屬說明
2.2.2 端口說明
2.2.3 實(shí)體說明部分
2.2.4 實(shí)體語(yǔ)句部分
2.3 結(jié)構(gòu)體
2.3.1 結(jié)構(gòu)體名
2.3.2 結(jié)構(gòu)體說明語(yǔ)句
2.3.3 結(jié)構(gòu)體功能描述語(yǔ)句
2.3.4 結(jié)構(gòu)體的四種描述形式
2.4 結(jié)構(gòu)體的三種子結(jié)構(gòu)
2.4.1 塊語(yǔ)句結(jié)構(gòu)
2.4.2 進(jìn)程語(yǔ)句結(jié)構(gòu)
2.4.3 子程序結(jié)構(gòu)
習(xí)題
第3章 VHDL的基本元素
3.1 VHDL的標(biāo)識(shí)符與詞法單元
3.1.1 標(biāo)識(shí)符
3.1.2 詞法單元
3.2 VHDL的數(shù)據(jù)對(duì)象
3.2.1 常量
3.2.2 變量和信號(hào)
3.2.3 文件
3.2.4 信號(hào)的延遲
3.3 VHDL的數(shù)據(jù)類型
3.3.1 標(biāo)量類型
3.3.2 復(fù)合類型
3.3.3 子類型
3.3.4 存取類型和文件類型
3.3.5 數(shù)據(jù)類型的轉(zhuǎn)換
3.4 VHDL的運(yùn)算符
3.4.1 邏輯運(yùn)算符
3.4.2 算術(shù)運(yùn)算符
3.4.3 關(guān)系運(yùn)算符
3.4.4 并置運(yùn)算符
3.4.5 運(yùn)算符的優(yōu)先級(jí)
習(xí)題
第4章 VHDL的基本描述語(yǔ)句
4.1 并行語(yǔ)句
4.1.1 進(jìn)程（process）語(yǔ)句
4.1.2 塊（block）語(yǔ)句
4.1.3 并行信號(hào)賦值語(yǔ)句
4.1.4 并行過程調(diào)用語(yǔ)句
4.1.5 并行斷言語(yǔ)句
4.1.6 類屬（generic）語(yǔ)句
4.1.7 元件例化語(yǔ)句
4.1.8 生成（generate）語(yǔ)句
4.2 順序語(yǔ)句
4.2.1 順序賦值語(yǔ)句
4.2.2 wait語(yǔ)句
4.2.3 if語(yǔ)句
4.2.4 case語(yǔ)句
4.2.5 loop語(yǔ)句
4.2.6 next語(yǔ)句
4.2.7 exit語(yǔ)句
4.2.8 null語(yǔ)句
4.2.9 return語(yǔ)句
4.2.10 順序斷言語(yǔ)句
4.2.11 report語(yǔ)句
習(xí)題
第5章 VHDL的庫(kù)、程序包和配置
5.1 VHDL的庫(kù)
5.1.1 庫(kù)的使用
5.1.2 庫(kù)的分類
5.2 VHDL的程序包
5.2.1 程序包的基本結(jié)構(gòu)
5.2.2 常見的程序包
5.3 VHDL的配置
5.3.1 默認(rèn)配置
5.3.2 元件配置
5.3.3 塊配置
5.3.4 結(jié)構(gòu)體配置
習(xí)題
第6章 VHDL中屬性的描述及定義語(yǔ)句
6.1 數(shù)值類屬性
6.1.1 數(shù)據(jù)類型的數(shù)值屬性
6.1.2 數(shù)組的數(shù)值屬性
6.1.3 塊的數(shù)值屬性
6.2 函數(shù)類屬性
6.2.1 數(shù)據(jù)類型的屬性函數(shù)
6.2.2 數(shù)組的屬性函數(shù)
6.2.3 信號(hào)的屬性函數(shù)
6.3 信號(hào)類屬性
6.4 數(shù)據(jù)類型類屬性
6.5 數(shù)據(jù)區(qū)間類屬性
6.6 用戶自定義的屬性
習(xí)題
提高篇
第7章 VHDL中的重載
7.1 子程序重載
7.1.1 參數(shù)類型的重載
7.1.2 參數(shù)數(shù)目的重載
7.1.3 函數(shù)返回類型的重載
7.1.4 標(biāo)準(zhǔn)程序包中的重載現(xiàn)象
7.2 運(yùn)算符重載
習(xí)題
第8章 綜合
8.1 綜合概述
8.1.1 RTL級(jí)描述
8.1.2 約束
8.1.3 屬性
8.1.4 工藝庫(kù)
8.1.5 綜合的步驟
8.2 VHDL的綜合
習(xí)題
第9章 簡(jiǎn)單數(shù)字邏輯電路的設(shè)計(jì)
9.1 數(shù)字系統(tǒng)的設(shè)計(jì)方法基礎(chǔ)
9.1.1 數(shù)字系統(tǒng)的設(shè)計(jì)流程
9.1.2 設(shè)計(jì)的基本方法
9.1.3 設(shè)計(jì)的基本準(zhǔn)則
9.2 基本邏輯門電路的設(shè)計(jì)
9.2.1 與門電路
9.2.2 或門電路
9.2.3 反豐目器
9.2.4 與非電路
9.2.5 或非門電路
9.2.6 異或門電路
9.3 組合邏輯電路的設(shè)計(jì)
9.3.1 編碼器
9.3.2 譯碼器
9.3.3 數(shù)據(jù)選擇器和分配器
9.3.4 比較器
9.3.5 加法器
9.3.6 三態(tài)門及數(shù)據(jù)緩沖器
9.4 時(shí)序邏輯電路的設(shè)計(jì)
9.4.1 時(shí)鐘信號(hào)的描述
9.4.2 觸發(fā)器
9.4.3 寄存器
9.4.4 計(jì)數(shù)器
9.4.5 存儲(chǔ)器
習(xí)題
第10章 狀態(tài)機(jī)的設(shè)計(jì)
10.1 狀態(tài)機(jī)概述
10.1.1 狀態(tài)機(jī)的基本結(jié)構(gòu)和功能
10.1.2 狀態(tài)機(jī)的表示方法
10.1.3 狀態(tài)機(jī)的設(shè)計(jì)步驟
10.2 Moore型狀態(tài)機(jī)的設(shè)計(jì)描述
10.2.1 狀態(tài)機(jī)的建立過程
10.2.2 單進(jìn)程狀態(tài)機(jī)的設(shè)計(jì)方法
10.2.3 雙進(jìn)程狀態(tài)機(jī)的設(shè)計(jì)方法
10.2.4 三進(jìn)程狀態(tài)機(jī)的設(shè)計(jì)方法
10.3 Moore型狀態(tài)機(jī)的復(fù)位
10.3.1 狀態(tài)機(jī)的同步復(fù)位
10.3.2 狀態(tài)機(jī)的異步復(fù)位
10.4 Moore型狀態(tài)機(jī)的信號(hào)輸出方式
10.4.1 同步的信號(hào)輸出方式
10.4.2 狀態(tài)直接輸出的方式
10.4.3 并行譯碼的信號(hào)輸出方式
習(xí)題
第11章 優(yōu)化數(shù)據(jù)通路
11.1 流水線設(shè)計(jì)
11.1.1 流水線設(shè)計(jì)的基本概念
11.1.2 應(yīng)用流水線設(shè)計(jì)的DRAM控制器
11.2 資源共享
11.2.1 流水線式行波進(jìn)位加法器
11.2.2 預(yù)進(jìn)位力Ⅱ法器
習(xí)題
第12章 建立測(cè)試平臺(tái)
12.1 概述
12.2 建立測(cè)試平臺(tái)的方式
12.2.1 表格化方式
12.2.2 文件I／O方式
習(xí)題