FPGA/CPLD設(shè)計工具：Xilinx ISE使用詳解

第1章  ISE系統(tǒng)簡介  1
1.1  FPGA/CPLD簡介  1
1.1.1  FPGA/CPLD的基本原理  2
1.1.2  FPGA和CPLD的特點(diǎn)  7
1.2  FPGA/CPLD的設(shè)計流程  9
1.3  ISE系列產(chǎn)品的特點(diǎn)  11
1.3.1  特點(diǎn)綜述  11
1.3.2  ISE的新增特性  12
1.4  ISE 6.x支持的器件  14
1.5  ISE的4個軟件系列  14
1.6  ISE的系統(tǒng)配置與安裝  18
1.6.1  推薦的系統(tǒng)配置  18
1.6.2  ISE 的安裝  19
1.7  ISE中集成工具及其基本功能  21
1.8  常用專有名詞解釋  27
1.9  小結(jié)  29
1.10  問題與思考  29
第2章  工程管理器與設(shè)計輸入工具  31
2.1  ISE工程管理器──Project Navigator  31
2.1.1  Project Navigator綜述  31
2.1.2  Project Navigator的用戶界面  32
2.1.3  使用Project Navigator創(chuàng)建并管理工程  38
2.2  HDL語言的輸入工具──HDL Editor  43
2.2.1  HDL Editor綜述  43
2.2.2  源代碼輸入的好助手──Language Templates  44
2.3  狀態(tài)機(jī)輸入工具──StateCAD  45
2.3.1  StateCAD綜述  46
2.3.2  StateCAD的用戶界面  46
2.3.3  使用StateCAD設(shè)計狀態(tài)機(jī)  51
2.4  原理圖輸入工具──ECS  62
2.4.1  ECS綜述  63
2.4.2  ECS的用戶界面  63
2.4.3  使用ECS完成原理圖輸入設(shè)計  66
2.4.4  使用ECS進(jìn)行混合設(shè)計的方法  73
2.5  IP核生成工具──CORE Generator  74
2.5.1  CORE Generator綜述  74
2.5.2  CORE Generator的用戶界面  75
2.5.3  使用CORE Generator生成IP核的方法與技巧  78
2.6  測試激勵生成器──HDL Bencher  83
2.6.1  HDL Bencher綜述  83
2.6.2  使用HDL Bencher生成測試激勵  85
2.7  設(shè)計結(jié)構(gòu)向?qū)Зぉrchitecture Wizard  91
2.7.1  Architecture Wizard綜述  91
2.7.2  Architecture Wizard使用方法  91
2.8  小結(jié)  94
2.9  問題與思考  94
第3章  仿真工具  95
3.1  ModelSim的用戶接口  97
3.1.1  行為仿真  99
3.1.2  時序仿真  101
3.1.3  高級設(shè)置  102
3.2  ModelSim仿真窗口綜述  104
3.3  仿真環(huán)境的建立  114
3.3.1  各仿真切入點(diǎn)需要的庫文件  114
3.3.2  仿真庫文件說明  115
3.3.3  庫文件編譯  116
3.3.4  仿真庫的命名  120
3.4  一個簡單的仿真示例  121
3.4.1  在ModelSim環(huán)境下進(jìn)行仿真  121
3.4.2  在ISE集成環(huán)境中進(jìn)行仿真  128
3.5  ModelSim中的調(diào)試方法  130
3.5.1  源文件窗口調(diào)試  130
3.5.2  波形窗口調(diào)試  132
3.5.3  數(shù)據(jù)流窗口調(diào)試  135
3.5.4  存儲器窗口調(diào)試  140
3.5.5  變量窗口調(diào)試  142
3.5.6  列表窗口調(diào)試  145
3.6  ModelSim的其他常用操作  146
3.6.1  自動仿真  146
3.6.2  WLF文件  149
3.6.3  波形比較  151
3.6.4  SDF文件  156
3.6.5  VCD文件  157
3.7  小結(jié)  159
3.8  問題與思考  159
第4章  ISE中集成的綜合工具  161
4.1  新興的高效綜合工具──Synplify/Synplify Pro  161
4.1.1  Synplify/Synplify Pro 的功能與特點(diǎn)  161
4.1.2  Synplify Pro的用戶界面  168
4.1.3  Synplify Pro綜合流程  171
4.1.4  Synplify Pro的其他綜合技巧  193
4.2  Xilinx最早的合作伙伴──Synopsys綜合工具  205
4.2.1  設(shè)計流程  206
4.2.2  FE綜合優(yōu)化過程  208
4.2.3  FST操作說明  217
4.3  Xilinx內(nèi)嵌的綜合工具──XST  220
4.3.1  XST綜述  220
4.3.2  XST綜合屬性設(shè)置  221
4.3.3  使用XST的綜合流程  226
4.4  全局時鐘與第二全局時鐘資源  229
4.4.1  全局時鐘資源簡介  229
4.4.2  常用的與全局時鐘資源相關(guān)的Xilinx器件原語  230
4.4.3  Xilinx全局時鐘資源的使用方法  232
4.4.4  使用Xilinx全局時鐘資源的注意事項  233
4.4.5  第二全局時鐘資源  235
4.5  小結(jié)  236
4.6  問題與思考  236
第5章  約束  237
5.1  概述  237
5.2  時序約束  239
5.2.1  周期約束(PERIOD約束)  239
5.2.2  偏移約束(OFFSET約束)  242
5.2.3  專門約束  245
5.3  分組約束  248
5.3.1  TNM約束  248
5.3.2  TNM_NET約束  251
5.3.3  TIMEGRP約束  251
5.3.4  TPTHRU約束  252
5.3.5  TPSYNC約束  252
5.4  約束編輯器──Constraints Editor  253
5.4.1  Constraints Editor的用戶界面  253
5.4.2  附加全局約束  254
5.4.3  附加端口約束  256
5.4.4  附加分組約束和時序約束  257
5.4.5  附加專用約束  261
5.5  引腳與區(qū)域約束編輯器──PACE  262
5.5.1  PACE的用戶界面  263
5.5.2  附加區(qū)域約束  266
5.5.3  附加I/O引腳約束  267
5.6  約束文件  268
5.6.1  約束文件的概念  268
5.6.2  UCF、NCF文件的基本語法規(guī)則  269
5.7  小結(jié)  271
5.8  問題與思考  271
第6章  輔助設(shè)計工具  273
6.1  時序分析器──Timing Analyzer  273
6.1.1  時序分析器的用戶界面  274
6.1.2  時序分析器的作用及設(shè)計流程  275
6.1.3  基本時序路徑  276
6.1.4  時序分析器的使用方法  282
6.2  布局規(guī)劃器──Floorplanner  286
6.2.1  布局規(guī)劃器的用戶界面  286
6.2.2  布局規(guī)劃器的特點(diǎn)及作用  288
6.2.3  布局規(guī)劃設(shè)計流程  289
6.2.4  設(shè)計示例  292
6.3  FPGA底層編輯器──FPGA Editor  297
6.3.1  FPGA底層編輯器的用戶接口  297
6.3.2  FPGA底層編輯器的作用  298
6.3.3  FPGA底層編輯器輸入輸出文件  300
6.3.4  FPGA底層編輯器的工作流程  301
6.3.5  使用FPGA底層編輯器的預(yù)備知識  301
6.3.6  設(shè)計示例  303
6.4  小結(jié)  308
6.5  問題與思考  308
第7章  XPower、iMPACT和ChipScope Pro  309
7.1  XPower  309
7.1.1  XPower綜述  309
7.1.2  XPower的用戶界面  310
7.1.3  用XPower分析功耗  313
7.2  iMPACT  316
7.2.1  iMPACT綜述  316
7.2.2  iMPACT的用戶界面  317
7.2.3  用iMPACT下載配置文件  320
7.3  ChipScope Pro  328
7.3.1  ChipScope Pro綜述  328
7.3.2  ChipScope Pro Core Inserter  330
7.3.3  ChipScope Pro Analyzer  336
7.4  小結(jié)  341
7.5  問題與思考  341
第8章  模塊化與增量式設(shè)計方法  343
8.1  模塊化設(shè)計方法的基本概念  343
8.2  模塊化設(shè)計方法的設(shè)計流程  344
8.2.1  Modular Design的設(shè)計輸入與綜合步驟  345
8.2.2  Modular Design的實(shí)現(xiàn)步驟  346
8.3  模塊化設(shè)計方法的注意事項  350
8.3.1  Modular Design的應(yīng)用場合  350
8.3.2  Modular Design的設(shè)計效能  351
8.3.3  Modular Design的目錄管理  352
8.3.4  Modular Design的常用約束  352
8.3.5  Modular Design的報告查看  353
8.3.6  使用XFLOW自動進(jìn)行模塊化設(shè)計  353
8.4  模塊化設(shè)計方法的設(shè)計實(shí)例  355
8.5  增量式設(shè)計方法的基本概念  364
8.6  增量設(shè)計方法的設(shè)計流程  366
8.6.1  增量綜合  367
8.6.2  增量實(shí)現(xiàn)  369
8.7  增量設(shè)計方法的設(shè)計實(shí)例  372
8.8  小結(jié)  379
8.9  問題與思考  381
第9章  融會貫通──“運(yùn)動計時表”設(shè)計  383
9.1  示例背景  384
9.2  多元混合設(shè)計輸入方法  385
9.2.1  新建工程“watch_sc”  385
9.2.2  使用ECS繪制“cnt60”和“outs3”模塊原理圖  386
9.2.3  使用Core Generator生成“tenths”IP核  392
9.2.4  使用StateCAD設(shè)計“stmach_v”狀態(tài)機(jī)  395
9.2.5  使用Architecture Wizard生成時鐘管理模塊“dcm1”  403
9.2.6  使用語言模板設(shè)計“hex2led”和“decode”的HDL源代碼  405
9.2.7  使用ECS設(shè)計頂層原理圖  408
9.3  測試激勵與行為級功能仿真  409
9.3.1  使用HDL Bencher生成測試激勵  410
9.3.2  調(diào)用ModelSim進(jìn)行行為級功能仿真  412
9.4  Synplify Pro和XST綜合方法  413
9.4.1  使用XST綜合整個設(shè)計  413
9.4.2  使用Synplify Pro的特色工具分析、優(yōu)化設(shè)計  415
9.5  設(shè)計用戶約束文件與實(shí)現(xiàn)結(jié)果的分析  421
9.5.1  使用Constraints Editor設(shè)計UCF文件  422
9.5.2  使用PACE設(shè)計UCF  425
9.5.3  實(shí)現(xiàn)步驟與實(shí)現(xiàn)結(jié)果分析  427
9.6  使用ModelSim進(jìn)行布線后仿真  432
9.7  使用iMPACT配置FPGA/CPLD  433
9.8  小結(jié)  438
9.9  問題與思考  438
第10章  ISE實(shí)戰(zhàn)──I2C接口設(shè)計  439
10.1  EFX-SP200──實(shí)驗開發(fā)系統(tǒng)簡介  439
10.2  I2C總線簡介  440
10.2.1  I2C總線上的數(shù)據(jù)傳輸  441
10.2.2  I2C總線尋址  443
10.2.3  時鐘同步與仲裁  445
10.2.4  I2C協(xié)議的擴(kuò)展  446
10.3  I2C總線應(yīng)用實(shí)例──AT24C系列EEPROM  446
10.3.1  AT24C02概述  447
10.3.2  寫操作  448
10.3.3  讀操作  448
10.3.4  AT24C在IC卡中的應(yīng)用簡介  449
10.4  I2C總線控制器設(shè)計詳解  450
10.4.1  I2C總線控制器總體描述  451
10.4.2  μC接口設(shè)計  452
10.4.3  I2C接口設(shè)計  458
10.4.4  混合仿真驗證  469
10.4.5  上板調(diào)試  478
10.5  小結(jié)  478
10.6  問題與思考  478