數(shù)字電路設計完全手冊

定　價：￥33.00

作　者：	鄧勇，周鐸，鄧斌編著
出版社：	國防工業(yè)出版社
叢編項：	電子工程師完全手冊系列
標　簽：	數(shù)字電路

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ISBN：	9787118034363	出版時間：	2004-06-01	包裝：	膠版紙
開本：	26cm	頁數(shù)：	355	字數(shù)：

內(nèi)容簡介

　　本書作為數(shù)字電路設計完全手冊，涉及了數(shù)字電路的各個方面，從基本的數(shù)制、真值表、邏輯表達式、卡諾圖，到布爾代數(shù)的運算、卡諾圖的化簡、組合邏輯電路的分析與設計、時序電路的分析與設計，以及可編程邏輯器件的介紹、匹）A軟件和硬件語言的簡單介紹，方便了讀者了解各個方面的知識，以便從整體上掌握數(shù)字電路設計的基本方法和技巧。本書給出了大量的例題及講解，每一個例題都可以加深讀者對數(shù)字電路設計的理解，讀者可以自行練習這些例題，然后對照比較。本書適合于電子、通信、計算機等專業(yè)的本科生閱讀使用，也可以供從事計算機科學、計算機工程和電氣工程等專業(yè)的技術人員參考使用。前言數(shù)字電路是電子、通信、計算機等專業(yè)的基本課程，數(shù)字電路技術廣泛應用于各個領域，如：數(shù)字測量、自動控制、計算機應用等，很容易實現(xiàn)自動化和智能化。隨著集成技術的發(fā)展，尤其是中、大規(guī)模和超大規(guī)模集成電路的發(fā)展，以及可編程邏輯器件的應用，使得數(shù)字電子技術的應用領域將更廣泛地應用于各個部門，并產(chǎn)生深刻的影響。因此數(shù)字電路技術與設計是其他各專業(yè)的基礎，是學好其他專業(yè)課程的奠基石。隨著計算機的發(fā)展，計算機輔助設計已經(jīng)得到了普遍的使用，尤其是對于大型數(shù)字系統(tǒng)的設計，結合可編程邏輯器件的使用，對數(shù)字系統(tǒng)設計產(chǎn)生了極為重要的影響?？梢哉f沒有計算機設計軟件的出現(xiàn)，數(shù)字電路設計將會變得越來越困難。本書作為數(shù)字電路設計完全手冊，共分為9章，涉及了數(shù)字電路的各個方面，以使讀者了解各方面知識，從整體上掌握數(shù)字電路設計的基本方法。考慮到數(shù)字電路的完整性，本書第1章簡單地回顧了數(shù)制系統(tǒng)，了解這方面的知識是數(shù)字電路設計基礎中的基礎，如果讀者學過這方面的知識，也可跳過這一章。第2章講述了布爾邏輯代數(shù)，它是邏輯理論的基礎，可以利用與門，或門，非門等基本的門來實現(xiàn)布爾開關代數(shù)；同時也講到了卡諾圖，它是邏輯函數(shù)化簡的一種方法。它在組合邏輯電路和時序電路的分析與設計中的應用非常廣泛。第3章是關于組合邏輯電路分析與設計，其中有關于基本與或非門實現(xiàn)的小規(guī)模組合邏輯電路；也介紹了幾種市場上可以買到的較大規(guī)模器件，包括算術電路、編碼器、譯碼器、數(shù)據(jù)選擇器和分配器，以及這些器件的典型應用，方便讀者查閱。第4章介紹了觸發(fā)器，觸發(fā)器是時序電路的基本組成部分。本章主要從外特性來介紹這些時序電路的基本單元，包括D觸發(fā)器、JK觸發(fā)器等。第5章承接第4章講解了由觸發(fā)器組成的時序電路的分析與設計。時序電路是邏輯電路的一大類，它分為同步時序電路和異步時序電路，這兩種電路的設計稍有不同，通過對比可以非常清楚地掌握其設計方法。第6章也介紹了一些常用的時序電路器件，如寄存器和計數(shù)器，這些器件的應用都非常廣泛。同前面的組合邏輯電路較大規(guī)模器件一樣，本章也給出了較多例題。第7章介紹了可編程邏輯器件。隨著微電子技術的發(fā)展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔，系統(tǒng)設計師們更愿意自己設計專用集成電路（ASIC）芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件。本章就介紹了可編程邏輯器件的發(fā)展，并介紹了一些常用器件的性能。對于可編程邏輯器件設計，同一般的數(shù)字電路設計有些差異，需要考慮的問題很多，本章也介紹了需要注意的地方，供讀者在做這方面設計時參考。隨著EDA技術的發(fā)展，使用硬件語言設計PLD／FPGA成為一種趨勢。第8章就介紹了一種比較常用的硬件描述語言，它方便了系統(tǒng)仿真和硬件設計。在了解了硬件設計語言的同時，第9章介紹了Altera公司的可編程邏輯器件的開發(fā)軟件，它包括圖形輸入和硬件語言的輸入，更加方便了設計者做數(shù)字電路設計，縮短了開發(fā)周期，提高了效率。本書的另一個特點就是給出了大量的例題及講解，每一個例題都可以加深讀者對數(shù)字電路設計的理解，讀者也可以自行練習這些例題，然后對照比較。另外，本書所采用的插圖大都采用美國公司電路設計軟件來繪制，故所有邏輯電路中的邏輯門符號均采用美國流行符號，以使與軟件一致。國標符號與美國流行符號對照表可見附錄2?？傊?，本書是計算機科學、計算機工程和電氣工程等專業(yè)的人員進行數(shù)字邏輯電路設計的重要參考。它所包含的內(nèi)容之廣是其他參考書籍所不能比的。本書倉促完稿，且由于水平有限，錯誤和不妥之處在所難免，請廣大讀者在閱讀過程中予以批評指正。編者

作者簡介

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圖書目錄

第1章  數(shù)制與邏輯代數(shù)
  1.1  數(shù)制系統(tǒng)
  1.1.1  十進制
  1.1.2  二進制
  1.1.3  八進制和十六進制
  1.2  不同數(shù)制間的轉換
  1.2.1  十進制到非十進制的轉換
  1.2.2  非十進制到十進制的轉換
  1.2.3  二進制、八進制和十六進制之間的轉換
  1.3  二進制編碼
  1.3.1  二一十進制編碼
  1.3.2  格雷碼
  1.4  算術運算
  1.5  數(shù)的表示
  1.5.1  原碼
  1.5.2  反碼
  1.5.3  補碼
第2章  布爾開關代數(shù)和邏輯原理
  2.1  基本邏輯運算
  2.2  邏輯代數(shù)的基本定理及規(guī)則
  2.2.1  邏輯函數(shù)表示
  2.2.2  邏輯代數(shù)的基本公理
  2.2.3  邏輯代數(shù)的基本定律
  2.2.4  邏輯代數(shù)的基本規(guī)則
  2.2.5  邏輯運算中的常用公式
  2.3  邏輯函數(shù)表達式的形式
  2.3.1  邏輯函數(shù)表達式的一般形式
  2.3.2  標準積之和式(最小項之和式)
  2.3.3  標準和之積式(最大項之積式)
  2.3.4  不完全確定電路的SOP和POS式表達
  2.4  邏輯函數(shù)的代數(shù)化簡法
  2.4.1  常用的化簡方法
  2.4.2  或與式的化簡
  2.5  邏輯函數(shù)的卡諾圖化簡
  2.5.1  卡諾圖的構成
  2.5.2  二變量和三變量卡諾圖
  2.5.3  四變量和四變量以上的卡諾圖
  2.5.4  邏輯函數(shù)與卡諾圖的關系
  2.5.5  卡諾圖的特性
  2.5.6  用卡諾圖求邏輯函數(shù)最簡“與或”式
  2.5.7  包含無關項的函數(shù)化簡
  2.6  邏輯函數(shù)簡化中的實際問題
  2.6.1  多輸出端電路
  2.6.2  只有原變量輸入的邏輯電路的簡化
第3章  組合邏輯電路的分析與設計
  3.1  邏輯電路設計標準
  3.2  組合邏輯電路的基本概念
  3.2.1  正負邏輯概念
  3.2.2  完備集概念
  3.3  組合電路的分析
  3.3.1  組合電路的分析步驟
  3.3.2  組合電路分析舉例
  3.4  組合邏輯的設計方法
  3.5  多輸出函數(shù)組合電路的設計
  3.6  常用集成組合電路
  3.6.1  編碼器及其應用
  3.6.2  譯碼器及其應用
  3.6.3  數(shù)據(jù)選擇器和數(shù)據(jù)分配器
  3.6.4  數(shù)值比較器
  3.6.5  奇偶檢驗產(chǎn)生器
  3.6.6  算術電路
  3.7  組合邏輯電路中的競爭冒險
  3.7.1  產(chǎn)生競爭冒險的原因
  3.7.2  競爭冒險的判別
  3.7.3  肖除競爭冒險的方法
第4章  觸發(fā)器
  4.1  基本RS觸發(fā)器
  4.2  SR鎖存器
  4.3  鐘控RS觸發(fā)器
  4.4  D鎖存器
  4.5  邊沿觸發(fā)D觸發(fā)器
  4.6  主從RS觸發(fā)器
  4.7  主從JK觸發(fā)器
  4.8  邊沿觸發(fā)JK觸發(fā)器
  4.9  T觸發(fā)器
第5章  時序電路的分析與設計
  5.1  時序電路的一般概念
  5.1.1  時序電路的特點
  5.1.2  時序電路的分類
  5.1.3  時序電路的描述方法
  5.2  同步時序電路的分析
  5.2.1  同步時序電路分析步驟
  5.2.2  時序電路分析舉例
  5.3  同步時序電路的設計
  5.3.1  原始狀態(tài)轉換圖或狀態(tài)轉換表的形成
  5.3.2  狀態(tài)轉化
  5.3.3  狀態(tài)分配
  5.3.4  確定觸發(fā)器，激勵函數(shù)和輸出函數(shù)
  5.3.5  確定邏輯電路圖
  5.4  同步時序電路設計舉例
  5.5  異步時序電路分析
  5.5.1  脈沖異步時序電路分析
  5.5.2  電平異步時序電路分析
  5.5.3  脈沖異步時序電路設計
  5.5.4  電平異步時序電路設計
第6章  時序集成電路
  6.1  寄存器及其應用
  6.1.1基本寄存器
  6.1.2并行寄存器
  6.1.3  移位寄存器
  6.2  計數(shù)器及其應用
  6.2.1  異步二進制計數(shù)器
  6.2.2  同步二進制計數(shù)器
  6.2.3  觸發(fā)器構成模N計數(shù)器
  6.2.4  集成計數(shù)器及其應用
  6.3  時序模塊的應用
  6.3.1  信號發(fā)生器
  6.3.2  節(jié)拍分配器
  6.3.3  并行數(shù)據(jù)一串行傳輸
  6.3.4  程序分頻器的實現(xiàn)
  6.3.5  可編程序列產(chǎn)生器
第7章  可編程邏輯器件
  7.1  專用集成電路
  7.1.1  可編程邏輯器件小
  7.1.2  可編程只讀存儲器和可編程邏輯陣列
  7.1.3  可編程陣列邏輯
  7.1.4  通用陣列邏輯
  7.2  現(xiàn)場可編程門陣列／復雜可編程邏輯器件概述
  7.3  PLD／FPGA結構與原理
  7.3.1  基于乘積項的PLD結構
  7.3.2  查找表的原理與結構
  7.4  Altera產(chǎn)品簡介
  7.4.1  AlteraPLD的優(yōu)點
  7.4.2  Altera系列芯片
  7.5  Altera的MAX7000系列器件介紹
  7.5.1  MAX概述
  7.5.2  MAX7000的功能描述
  7.5.3  MAX7000可編程速度／功率控制
  7.5.4  MAX7000輸出配置
  7.5.5  MAX7000器件編程
  7.5.6  MAX7000邊界掃描
  7.5.7  MAX7000設計加密
  7.5.8  MAX7000一般性測試
  7.5.9  MAX7000的QFP運載架和開發(fā)插座
  7.6  FPGA設計中毛刺的問題
  7.6.1  基本概念
  7.6.2  FPGA中的冒險現(xiàn)象
  7.6.3  如何處理毛刺
  7.7  數(shù)字系統(tǒng)的時鐘
第8章  硬件描述語言VerilogHDL
  8.1  VerilogHDL簡介
  8.2  VerilogHDL特性
  8.2.1  程序模塊
  8.2.2  延時
  8.2.3  Jb種描述方式
  8.2.4  設計描述的模擬
  8.3  VerilogHDL基本語法要素
  8.4  VerilogHDL的表達式
  8.5  實例
  8.5.1  計數(shù)器
  8.5.2  鎖存器
  8.5.3  寄存器
  8.5.4  雙向總線
  8.5.5  元件例化與層次設計
  8.5.6  簡單的狀態(tài)機
  8.5.7  加法器程序及相應的測試向量
第9章  MAXPLUS II快速入門
  9.1  MAXPLUSⅡ的安裝
  9.2  設計輸入
  9.2.1  圖形設計輸入
  9.2.2  文本設計輸入
  9.2.3  創(chuàng)建頂層文件和層次顯示
  9.3  項目編譯
  9.4  模擬仿真
  9.5  定時分析
  9.6  器件編程
  9.7  具體實例
  9.8  DDS系統(tǒng)設計
附錄1  DDS系統(tǒng)原程序
附錄2  部分常用元器件符號對照表