邏輯設(shè)計基礎(chǔ)（原書第5版）

第1章  數(shù)制系統(tǒng)及其轉(zhuǎn)換入門        1
1.1  數(shù)字系統(tǒng)與開關(guān)電路        3
1.2  數(shù)制系統(tǒng)及其轉(zhuǎn)換        5
1.3  二進制運算        8
1.4  負數(shù)的表示        10
1.4.1  補碼的加法        12
1.4.2  反碼的加法        13
1.5  二進制編碼        14
習題        17
第2章  布爾代數(shù)        19
2.1  簡介        23
2.2  基本運算        24
2.3  布爾表達式及真值表        26
2.4  基本定理        27
2.5  交換律、結(jié)合律與分配律        29
2.6  化簡定理        30
2.7  展開及因式分解        32
2.8  德摩根定律        34
習題        35
布爾代數(shù)的定律及定理        39
第3章  布爾代數(shù)（續(xù)）        41
3.1  表達式的展開及因式分解        44
3.2  異或與同或運算        46
3.3  蘊涵定理        48
3.4  開關(guān)表達式的代數(shù)化簡        49
3.5  等式成立的證明        51
循序漸進練習        53
習題        55
第4章  布爾代數(shù)的應用、小項與大項展開式        59
4.1  文字描述向布爾等式的轉(zhuǎn)換        63
4.2  用真值表設(shè)計組合邏輯        64
4.3  小項與大項展開式        65
4.4  通用的小項與大項展開式        68
4.5  不完全給定函數(shù)        70
4.6  真值表構(gòu)建舉例        72
4.7  二進制加法器與減法器的設(shè)計        74
習題        78
第5章  卡諾圖        85
5.1  開關(guān)函數(shù)的最簡形式        92
5.2  兩變量卡諾圖和三變量卡諾圖        93
5.3  四變量卡諾圖        97
5.4  用基本首要蘊涵項確定最簡表達式        99
5.5  五變量卡諾圖        104
5.6  卡諾圖的其他應用        105
5.7  卡諾圖的其他形式        107
循序漸進練習        108
習題        112
第6章  奎因-麥克拉斯基法        117
6.1  首要蘊涵項的確定        121
6.2  首要蘊涵項表        123
6.3  Petrick法        126
6.4  不完全給定函數(shù)的化簡        127
6.5  采用代入變量的卡諾圖化簡        128
6.6  小結(jié)        129
循序漸進練習        130
習題        133
第7章  多級門電路/與非門和或非門        135
7.1  多級門電路        138
7.2  與非門和或非門        141
7.3  使用與非門和或非門的兩級電路設(shè)計        143
7.4  使用與非門和或非門的多級電路設(shè)計        146
7.5  用門的替代符號轉(zhuǎn)換電路        146
7.6  兩級、多輸出電路的設(shè)計        148
7.7  多輸出與非門和或非門電路        152
習題        153
第8章  用門電路設(shè)計和仿真組合電路        157
8.1  復習組合電路的設(shè)計        159
8.2  使用有限扇入門設(shè)計電路        160
8.3  門延遲和時序圖        162
8.4  組合電路中的冒險        163
8.5  邏輯電路的仿真與測試        166
習題        168
設(shè)計習題        170
第9章  多路選擇器、譯碼器和可編程邏輯器件        175
9.1  簡介        178
9.2  多路選擇器        178
9.3  三態(tài)緩沖器        180
9.4  譯碼器和編碼器        182
9.5  只讀存儲器        184
9.6  可編程邏輯器件        188
9.6.1  可編程邏輯陣列        188
9.6.2  可編程陣列邏輯        191
9.7  復雜可編程邏輯器件        193
9.8  現(xiàn)場可編程門陣列        194
習題        197
第10章  VHDL入門        201
10.1  組合邏輯電路的VHDL描述        204
10.2  多路選擇器的VHDL模型        206
10.3  VHDL模型        208
10.4  信號與常量        212
10.5  數(shù)組        213
10.6  VHDL運算符        215
10.7  包與庫        217
10.8  IEEE標準邏輯        218
10.9  VHDL代碼的編譯與仿真        220
習題        222
設(shè)計習題        224
第11章  鎖存器與觸發(fā)器        229
11.1  簡介        232
11.2  S-R鎖存器        233
11.3  門控D鎖存器        236
11.4  邊沿觸發(fā)D觸發(fā)器        237
11.5  S-R觸發(fā)器        239
11.6  J-K觸發(fā)器        240
11.7  T觸發(fā)器        242
11.8  帶有附加輸入端的觸發(fā)器        243
11.9  小結(jié)        244
習題        245
循序漸進練習        250
第12章  寄存器與計數(shù)器        253
12.1  寄存器和寄存器傳輸        256
12.2  移位寄存器        260
12.3  二進制計數(shù)器的設(shè)計        264
12.4  其他順序的計數(shù)器        268
12.5  用S-R觸發(fā)器和J-K觸發(fā)器設(shè)計計數(shù)器        272
12.6  觸發(fā)器輸入方程的導出-小結(jié)        275
習題        278
第13章  時序電路分析        285
13.1  時序奇偶校驗器        289
13.2  信號跟蹤及時序圖分析        291
13.3  狀態(tài)轉(zhuǎn)換表與狀態(tài)轉(zhuǎn)換圖        294
13.4  時序電路的通用模型        300
循序漸進練習        303
習題        307
第14章  狀態(tài)轉(zhuǎn)換圖與狀態(tài)轉(zhuǎn)換表的導出        313
14.1  序列檢測器的設(shè)計        315
14.2  更復雜的設(shè)計問題        319
14.3  建立狀態(tài)轉(zhuǎn)換圖的方法        323
14.4  串行數(shù)據(jù)代碼的轉(zhuǎn)換        327
14.5  字母數(shù)字狀態(tài)轉(zhuǎn)換圖標注        330
循序漸進練習        332
習題        337
第15章  狀態(tài)轉(zhuǎn)換表的化簡及狀態(tài)賦值        343
15.1  冗余狀態(tài)的消除        349
15.2  等價狀態(tài)        351
15.3  用蘊涵表確定狀態(tài)的等價        352
15.4  等價的時序電路        355
15.5  不完全給定的狀態(tài)轉(zhuǎn)換表        356
15.6  觸發(fā)器輸入方程式的導出        357
15.7  等價的狀態(tài)賦值        360
15.8  狀態(tài)賦值的方法        363
15.9  單躍變狀態(tài)賦值的應用        367
習題        368
第16章  時序電路設(shè)計        377
16.1  時序電路設(shè)計方法小結(jié)        378
16.2  設(shè)計實例-代碼轉(zhuǎn)換器        379
16.3  迭代電路的設(shè)計        381
16.4  用ROM和PLA設(shè)計時序電路        385
16.5  用CPLD設(shè)計時序電路        388
16.6  用FPGA設(shè)計時序電路        391
16.7  時序電路的仿真與測試        393
16.8  計算機輔助設(shè)計概述        397
設(shè)計習題        399
補充習題        404
第17章  用于時序邏輯的VHDL        407
17.1  用VHDL進程建立觸發(fā)器模型        410
17.2  用VHDL進程建立寄存器和計數(shù)器模型        413
17.3  用VHDL進程建立組合邏輯模型        417
17.4  時序機建模        419
17.5  VHDL代碼的綜合        424
17.6  更多關(guān)于進程和順序語句的內(nèi)容        427
習題        428
仿真習題        433
第18章  算術(shù)運算電路        435
18.1  帶累加器的串行加法器        436
18.2  并行乘法器的設(shè)計        439
18.3  二進制除法器的設(shè)計        443
循序漸進練習        447
習題        450
第19章  使用SM圖的狀態(tài)機設(shè)計        457
19.1  狀態(tài)機流程圖        458
19.2  SM圖的推導        462
19.3  SM圖的實現(xiàn)        467
習題        471
第20章  用于數(shù)字系統(tǒng)設(shè)計的VHDL        475
20.1  串行加法器的VHDL代碼        477
20.2  二進制乘法器的VHDL代碼        478
20.3  二進制除法器的VHDL代碼        487
20.4  擲骰子游戲模擬器的VHDL代碼        488
20.5  要點總結(jié)        491
習題        492
實驗設(shè)計習題        494
附錄A  MOS及CMOS邏輯        497
附錄B  VHDL語言小結(jié)        503
附錄C  定理的證明        509
附錄D  國內(nèi)外邏輯門圖形符號對照        511
參考文獻        513
部分學習指導與習題的答案        515