EDA技術(shù)與應(yīng)用

第1章  EDA技術(shù)概述
1.1  EDA技術(shù)及發(fā)展
1.2  EDA設(shè)計(jì)流程
1.2.1  設(shè)計(jì)準(zhǔn)備
1.2.2  設(shè)計(jì)輸入
1.2.3  設(shè)計(jì)處理
1.2.4  設(shè)計(jì)校驗(yàn)
1.2.5  器件編程
1.2.6  器件測(cè)試和設(shè)計(jì)驗(yàn)證
1.3  硬件描述語(yǔ)言
1.3.1  VHDL
1.3.2  Verilog HDL
1.3.3  AHDL
1.4  可編程邏輯器件
1.5  常用的EDA工具
1.5.1  設(shè)計(jì)輸入編輯器
1.5.2  仿真器
1.5.3  HDL綜合器
1.5.4  適配器（布局布線器）
1.5.5  下載器（編程器）
本章小結(jié)
思考題和習(xí)題
第2章  EDA工具軟件的使用方法
2.1  MAX+plusⅡ的安裝方法
2.2  MAX+plusⅡ的原理圖輸入設(shè)計(jì)法
2.2.1  編輯設(shè)計(jì)圖形文件
2.2.2  編譯設(shè)計(jì)圖形文件
2.2.3  生成元件符號(hào)
2.2.4  功能仿真設(shè)計(jì)文件
2.2.5  編程下載設(shè)計(jì)文件
2.2.6  設(shè)計(jì)電路硬件調(diào)試
2.3  原理圖輸入法的層次化設(shè)計(jì)
2.3.1  全加器的EDA原理圖輸入設(shè)計(jì)
2.3.2  4位加法器的設(shè)計(jì)
2.4  MAX+plusⅡ老式宏函數(shù)的應(yīng)用
2.5  MAX+plusⅡ強(qiáng)函數(shù)的應(yīng)用
本章小結(jié)
思考題與習(xí)題
第3章  VHDL
3.1  VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)
3.1.1  庫(kù)、程序包
3.1.2  實(shí)體
3.1.3  結(jié)構(gòu)體
3.1.4  配置
3.1.5  基本邏輯器件的VHDL描述
3.2  VHDL語(yǔ)言要素
3.2.1  VHDL文字規(guī)則
3.2.2  VHDL數(shù)據(jù)對(duì)象
3.2.3  VHDL數(shù)據(jù)類型
3.2.4  VHDL的預(yù)定義數(shù)據(jù)類型
3.2.5  IEEE預(yù)定義的標(biāo)準(zhǔn)邏輯位和矢量
3.2.6  用戶自定義數(shù)據(jù)類型方式
3.2.7  VHDL操作符
3.2.8  VHDL的屬性
3.3  VHDL的順序語(yǔ)句
3.3.1  賦值語(yǔ)句
3.3.2  流程控制語(yǔ)句
3.3.3  WAIT語(yǔ)句
3.3.4  ASSERT（斷言）語(yǔ)句
3.4  VHDL的并行語(yǔ)句
3.4.1  PROCESS（進(jìn)程）語(yǔ)句
3.4.2  塊語(yǔ)句
3.4.3  并行信號(hào)賦值語(yǔ)句
3.4.4  子程序和并行過(guò)程調(diào)用語(yǔ)句
3.4.5  元件例化（COMPONENT）語(yǔ)句
3.4.6  生成語(yǔ)句
3.5  VHDL的庫(kù)和程序包
3.5.1  VHDL庫(kù)
3.5.2  VHDL程序包
3.6  VHDL設(shè)計(jì)流程
3.6.1  編輯VHDL源程序
3.6.2  設(shè)計(jì)8位計(jì)數(shù)顯示譯碼電路頂層文件
3.6.3  編譯頂層設(shè)計(jì)文件
3.6.4  仿真頂層設(shè)計(jì)文件
3.6.5  下載頂層設(shè)計(jì)文件
本章小結(jié)
思考題和習(xí)題
第4章  Verilog HDL
4.1  Verilog HDL設(shè)計(jì)模塊的基本結(jié)構(gòu)
4.1.1  模塊端口定義
4.1.2  模塊內(nèi)容
4.2  Verilog HDL的詞法
4.2.1  空白符和注釋
4.2.2  常數(shù)
4.2.3  字符串
4.2.4  標(biāo)識(shí)符
4.2.5  關(guān)鍵字
4.2.6  操作符
4.2.7  Verilog HDL數(shù)據(jù)對(duì)象
4.3  Verilog HDL的語(yǔ)句
4.3.1  賦值語(yǔ)句
4.3.2  條件語(yǔ)句
4.3.3  循環(huán)語(yǔ)句
4.3.4  結(jié)構(gòu)聲明語(yǔ)句
4.3.5  語(yǔ)句的順序執(zhí)行與并行執(zhí)行
4.4  不同抽象級(jí)別的Verilog HDL模型
4.4.1  Verilog HDL門級(jí)描述
4.4.2  Verilog HDL的行為級(jí)描述
4.4.3  用結(jié)構(gòu)描述實(shí)現(xiàn)電路系統(tǒng)設(shè)計(jì)
4.5  Verilog HDL設(shè)計(jì)流程
4.5.1  編輯Verilog HDL源程序
4.5.2  設(shè)計(jì)BCD數(shù)加法器電路頂層文件
4.5.3  編譯頂層設(shè)計(jì)文件
4.5.4  仿真頂層設(shè)計(jì)文件
4.5.5  下載頂層設(shè)計(jì)文件
本章小結(jié)
思考題和習(xí)題
第5章  AHDL
5.1  基本AHDL設(shè)計(jì)結(jié)構(gòu)
5.1.1  子設(shè)計(jì)段（Subdesign Section）
5.1.2  變量段（Variable Section）
5.1.3  邏輯段（Logic Section）
5.2  AHDL的基本元素
5.2.1  保留關(guān)鍵字和保留標(biāo)識(shí)符
5.2.2  空白符和注釋
5.2.3  標(biāo)識(shí)符
5.2.4  操作符
5.2.5  組
5.2.6  AHDL的數(shù)字
5.2.7  表達(dá)式
5.2.8  原語(yǔ)（Primitive）
5.2.9  強(qiáng)函數(shù)（Megafunctions）和宏函數(shù)（Macrofunctions）
5.3  AHDL的語(yǔ)句
5.3.1  文本編輯語(yǔ)句
5.3.2  程序設(shè)計(jì)語(yǔ)句
5.4  AHDL的使用
5.4.1  Include（包含）語(yǔ)句的使用
5.4.2  Constant（常量）語(yǔ)句的使用
5.4.3  Function Prototype（函數(shù)原型）語(yǔ)句的使用
5.4.4  Register（寄存器）聲明的使用
5.4.5  State Machine（狀態(tài)機(jī)）聲明的使用
5.5  AHDL設(shè)計(jì)流程
5.5.1  編輯AHDL源程序
5.5.2  設(shè)計(jì)8位計(jì)數(shù)顯示譯碼電路頂層文件
5.5.3  編譯頂層設(shè)計(jì)文件
5.5.4  仿真頂層設(shè)計(jì)文件
5.5.5  下載頂層設(shè)計(jì)文件
本章小結(jié)
思考題和習(xí)題
第6章  常用EDA工具軟件
6.1  QuartusⅡ
6.1.1  QuartusⅡ的圖形編輯輸入法
6.1.2  QuartusⅡ的文本編輯輸入法
6.2  ModelSim
6.2.1  ModelSim的安裝
6.2.2  ModelSim的使用方法
6.2.3  ModelSim與MAX+plusⅡ的接口
6.2.4  ModelSim交互命令方式仿真
6.2.5  ModelSim批處理工作方式
6.3  NCLaunch
6.3.1  NCLaunch的安裝
6.3.2  第一次使用NCLaunch
6.3.3  NCLaunch的VHDL設(shè)計(jì)流程
6.3.4  NCLaunch的Verilog HDL設(shè)計(jì)流程
本章小結(jié)
思考題和習(xí)題
第7章  可編程邏輯器件
7.1  可編程邏輯器件的基本原理
7.1.1  可編程邏輯器件的分類
7.1.2  陣列型可編程邏輯器件
7.1.3  現(xiàn)場(chǎng)可編程門陣列FPGA
7.2  可編程邏輯器件的設(shè)計(jì)技術(shù)
7.2.1  概述
7.2.2  可編程邏輯器件的設(shè)計(jì)流程
7.2.3  在系統(tǒng)可編程技術(shù)
7.2.4  邊界掃描技術(shù)
7.3  可編程邏輯器件的編程與配置
7.3.1  CPLD的ISP方式編程
7.3.2  使用PC的并口配置FPGA
本章小結(jié)
思考題和習(xí)題
第8章  EDA技術(shù)的應(yīng)用
8.1  組合邏輯電路設(shè)計(jì)應(yīng)用
8.1.1  運(yùn)算電路設(shè)計(jì)
8.1.2  編碼器設(shè)計(jì)
8.1.3  譯碼器設(shè)計(jì)
8.1.4  數(shù)據(jù)選擇器設(shè)計(jì)
8.1.5  數(shù)據(jù)比較器設(shè)計(jì)
8.1.6  ROM的設(shè)計(jì)
8.2  時(shí)序邏輯電路設(shè)計(jì)應(yīng)用
8.2.1  觸發(fā)器設(shè)計(jì)
8.2.2  鎖存器設(shè)計(jì)
8.2.3  移位寄存器設(shè)計(jì)
8.2.4  計(jì)數(shù)器設(shè)計(jì)
8.2.5  隨機(jī)讀寫(xiě)存儲(chǔ)器RAM的設(shè)計(jì)
8.3  EDA技術(shù)的綜合應(yīng)用
8.3.1  4位十進(jìn)制頻率計(jì)設(shè)計(jì)
8.3.2  數(shù)字相關(guān)器的設(shè)計(jì)
8.3.3  HDB3碼編碼器與解碼器的設(shè)計(jì)
8.3.4  步進(jìn)電機(jī)控制電路的設(shè)計(jì)
本章小結(jié)
思考題和習(xí)題
附錄A  MAX+plusII的老式宏函數(shù)和強(qiáng)函數(shù)
A.1  MAX+plusⅡ的老式宏函數(shù)
A.2  MAX+plusⅡ的強(qiáng)函數(shù)
附錄B  GW48 EDA系統(tǒng)使用說(shuō)明
B.1  GW48教學(xué)實(shí)驗(yàn)系統(tǒng)原理與使用介紹
B.1.1  GW48系統(tǒng)使用注意事項(xiàng)
B.1.2  GW48系統(tǒng)主板結(jié)構(gòu)與使用方法
B.2  實(shí)驗(yàn)電路結(jié)構(gòu)圖
B.2.1  實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖說(shuō)明
B.2.2  各實(shí)驗(yàn)電路結(jié)構(gòu)圖特點(diǎn)與適用范圍
B.2.3  GW48 EDA系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表
參考文獻(xiàn)