VHDL芯片設計

第1章 集成電路設計的發(fā)展
1.1 使用小規(guī)模集成電路元件進行設計
1.2 使用中規(guī)模集成電路元件進行設計
1.3 使用到規(guī)模和超大規(guī)模集成電路元件進行設計
1.3.1 PROM（可編程ROM）
1.3.2 PLA（可編程邏輯陣列）
1.3.3 PAL（可編程陳列邏輯）
1.3.4 PEEL（可編程電可清楚邏輯陳列）
1.3.5 FPGA（現(xiàn)場可編程門陣列）
1.4 FPGA元件的規(guī)劃方式
1.4.1 電路圖設計方式
1.4.2 FSM（有限態(tài)自動機）
1.4.3 Waveform（信號波形輸入方式）
1.4.4 VHDL（硬件描述語言）
1.5 什么是VHDL
第2章 VHDL語言的餓程序結(jié)構(gòu)及保留字
2.1 VHDL語言的程序結(jié)構(gòu)
2.2 注釋Comment欄
2.3 庫程序（library）
2.4 實體（entity）
2.5 端口（port）
2.5.1 輸入（in）
2.5.2 輸出（out）
2.5.3 輸入輸出雙向（inout）
2.5.4 緩沖器（Buffer）
2.6 架構(gòu)（architecture）
2.7 架構(gòu)的描述方式
2.8 完整的VHDL程序的要素
2.9 標識符（Identifier）及大小寫
第3章 數(shù)據(jù)對象和數(shù)據(jù)類型
3.1 數(shù)據(jù)類型（Data type）
3.2 預定義數(shù)據(jù)類型
3.2.1 位（Bit）
3.2.2 字符（Character）
3.2.3 位向量（Bit-Vector）
3.2.4 字符串（String）
3.2.5 整形（Integer）
3.2.6 實形（Real）
3.2.7 自然數(shù)（Natural）
3.2.8 正數(shù)（Positive）
3.2.9 布爾（Boolean）
3.2.10 時間（Time）
3.2.11 預定義數(shù)據(jù)類型的使用
3.3 自定義數(shù)據(jù)類型
3.3.1 枚舉（Enumeration）
3.3.2 子數(shù)據(jù)類型（Svb-Type）
3.3.3 數(shù)組（Array）
3.3.4 記錄（Record）
3.3.5 物理量（Physical）
3.4 IEEE Std_logic_1164程序包
3.5 數(shù)據(jù)對象（Data object）
3.5.1 常量（Constant）
3.5.2 信號（Signal）
3.5.3 變量（Variable）
3.5.4 別名（Alias）
3.6 運算符（Operator）
3.6.1 邏輯運算（Logical Operation）
3.6.2 關(guān)系運算（Relational）
3.6.3 算術(shù)運算
3.6.4 數(shù)值移動運算
3.6.5 其他運算
3.6.6 運算符（Operator）的優(yōu)先率
3.7 常用符號
3.7.1 對象連接（Concatenation）“&”
3.7.2 信號設置“<=”
3.7.3 設置初值或變量內(nèi)容“:=”
第4章 屬性、并發(fā)性、順序性
4.1 屬性（Attributes）
4.2 數(shù)值屬性（ValueAttributes）
4.2.1 數(shù)值類型屬性（Value Type Attribute）
4.2.2 數(shù)值數(shù)組屬性（Value Array Attribute）
4.2.3 數(shù)值塊屬性（Value Block Attribute）
4.3 函數(shù)屬性（Function Tttributes）
4.3.1 函數(shù)類型屬性（FunctionType Attribute）
4.3.2 函數(shù)數(shù)組屬性（Function Array Attribute）
4.3.3 函數(shù)信號屬性（Function Signal Attribute）
4.4 信號屬性（Signal Attributes）
4.5 類型屬性（Type Attributes）
4.6 范圍屬性（Range Attributes）
4.7 電路架構(gòu)的描述（Architecture Descriptiop）
4.7.1 數(shù)據(jù)流描述（Data Flow Declaration）
4.7.2 行為描述（Behavior Declaration）
4.7.3 結(jié)構(gòu)描述（Structure Declaration）
4.7.4 元件聲明（Component Declaration）
4.7.5 元件連線映射（Mapping）
4.7.6 名稱映射（Mapping By Name）
4.7.7 位置影射（Mapping By Position）
第5章 以數(shù)據(jù)流風格來描述架構(gòu)
5.1 并發(fā)性語句（Concurrentstatement）
5.1.1 程序A
5.1.2 程序B
5.2 直接式信號設定<=
5.3 條件式信號設定when…else
5.3.1 單行語句條件式信號設定
5.3.2 多行語句（Multiple statement）條件式信號設定
5.4 選擇性信號設定with…select…when
第6章 以行為風格來描述架構(gòu)
6.1 process語句
6.2 if語句
6.2.1 if…then…end if
6.2.2 if…then…else…end if
6.2.3 if…then…elsif…end if
6.2.4 if…then…elsif…else…end if
6.2.5 嵌套式if語句
6.3 case…is…when語句
6.4 循環(huán)語句（loop）
6.4.1 for…loop…end loop
6.4.2 while…loop…end loop
6.4.3 loop…end loop
6.4.4 next
6.4.5 exit
6.4.6 null
6.5 等待語句（wait）
6.5.1 wait until
6.5.2 wait on
6.5.3 wait for時間
6.5.4 assert
6.6 結(jié)論
第7章 以結(jié)構(gòu)風格來描述架構(gòu)
7.1 方塊（Block）
7.2 元件（Component）
7.2.1 元件的設計和聲明
7.2.2 元件連線映射（Mapping）
7.2.3 名稱映射（Mapping By name）
7.2.4 位置映射（Mapping By position）
7.3 參數(shù)化元件
7.4 參數(shù)化重復性元件
7.4.1 重復性生成語句（forgenerate）
7.4.2 條件式生成語句（ifgenerate）
第8章 函數(shù)、過程和程序包
8.1 函數(shù)（function）
8.1.8 函數(shù)的聲明
8.1.2 函數(shù)的主體（即函數(shù)的定義）
8.2 過程（procedure）
8.2.1 過程的聲明
8.2.2 過程的主題（即過程的定義）
8.3 程序包（Package）
8.3.1 程序包的聲明（Package Declaration）
8.3.2 程序包的主體（Package Body）
第9章 狀態(tài)機、計數(shù)器、移位寄存器
9.1 Moore狀態(tài)機
9.2 Mealy狀態(tài)機
9.3 計數(shù)器（Counter）
9.3.1 無規(guī)則計數(shù)器
9.3.2 有規(guī)則計數(shù)器
9.4 移位寄存器（Shift Register）
附錄A VHDL的保留字
附錄B 完整的系統(tǒng)操作流程
附錄C 命令文件內(nèi)常用的命令
附錄D 國內(nèi)外電氣圖形符號對照表