邏輯與計算機設計基礎（第3版）

定　價：￥55.00

作　者：	（美）M.Morris Mano，（美）Charles R.Kime著；汪東，肖楓濤等譯；汪東譯
出版社：	中國電力出版社
叢編項：	國外經(jīng)典計算機科學教材
標　簽：	數(shù)字邏輯

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ISBN：	9787508324968	出版時間：	2004-11-01	包裝：	平裝
開本：	23cm	頁數(shù)：	531	字數(shù)：

內(nèi)容簡介

　　本書由加利福尼亞大學的M.Morris Mano先生與威斯康星大學的Charles R.Kime先生編寫，是原著《LOGIC AND COMPUTER DESIGN FUNDAMENTALS》的第三版。該書經(jīng)過兩位作者的反復修訂和整理，無論對于初次涉及邏輯與計算機設計領(lǐng)域的學生，還是對于講授計算機設計基本原理的教師，都是一本很好的參考書。本書經(jīng)過重新編排，其中，第1章到第6章介紹邏輯設計，包括組合邏輯電路、算術(shù)運算函數(shù)與電路和時序電路等基礎邏輯的設計方法；第7章到第9章介紹數(shù)字系統(tǒng)設計，涵蓋寄存器文件、控制單元和存儲器的設計基礎；第10章到第14章直接介紹計算機的設計，包括指令集結(jié)構(gòu)、流水線和相關(guān)控制技術(shù)、輸入輸出與通信、存儲系統(tǒng)的設計等方面。其中很多新的內(nèi)容，例如USB技術(shù)、超流水技術(shù)等都是第一次在本書中出現(xiàn)。本書在內(nèi)容上重點介紹使用硬件描述語言、綜合與驗證技術(shù)進行現(xiàn)代邏輯設計的基本理論，但同時也反映了基本技術(shù)概念和所涉及的設計過程之間的關(guān)系的重要性。本書采用手工習題的方式以增強讀者對這些概念的理解。本書為廣大教師提供了兩種選擇——既可以講授VHDL和Verilog語言的基本內(nèi)容，也可以完全跳過HDL（hardware description language，硬件描述語言）部分的內(nèi)容。闡述內(nèi)容的方法重在講述HDL描述與其描述的實際硬件邏輯之間的一致性。本書介紹的邏輯和計算機設計知識的覆蓋面很廣，可以實現(xiàn)大學二年級許多初級課程的教學目標。

作者簡介

暫缺《邏輯與計算機設計基礎（第3版）》作者簡介

圖書目錄

譯者序
前言
第1章數(shù)字計算機與信息
1.1 數(shù)字計算機
1.2 數(shù)值系統(tǒng)
1.3 算術(shù)運算
1.4 十進制碼
1.5 格雷碼
1.6 字母數(shù)字碼
1.7 本章小結(jié)
參考文獻
習題
第2章組合邏輯電路
2.1 二值邏輯和門
2.2 布爾代數(shù)
2.3 標準式
2.4 兩級電路優(yōu)化
2.5 卡諾圖化簡
2.6 多級電路優(yōu)化
2.7 其他的門類型
2.8 異或操作符和異或門
2.9 高阻輸出
2.10 本章小結(jié)
參考文獻
習題
第3章組合邏輯設計
3.1 設計的概念和設計自動化
3.2 設計空間
3.3 設計過程
3.4 工藝映射
3.5 驗證
3.6 可編程實現(xiàn)技術(shù)
3.7 本章小結(jié)
參考文獻
習題
第4章組合函數(shù)及相應電路
4.1 組合電路
4.2 基本的邏輯函數(shù)
4.3 譯碼
4.4 編碼
4.5 選取
4.6 組合函數(shù)實現(xiàn)
4.7 組合電路的HDL描述——VHDL
4.8 組合電路的HDL描述——Verilog
4.9 本章小結(jié)
參考文獻
習題
第5章算術(shù)運算函數(shù)及相應電路
5.1 迭代式組合電路
5.2 二進制加法器
5.3 二進制減法
5.4 二進制加法－減法器
5.5 二進制乘法
5.6 其他算術(shù)運算函數(shù)
5.7 HDL描述——VHDL
5.8 HDL描述——Verilog
5.9 本章小結(jié)
參考文獻
習題
第6章時序電路
6.1 時序電路的定義
6.2 鎖存器
6.3 觸發(fā)器
6.4 時序電路分析
6.5 時序電路的設計
6.6 其他類型的觸發(fā)器
6.7 時序電路的HDL表示——VHDL
6.8 序列識別器的HDL描述——Verilog
6.9 本章小結(jié)
參考文獻
習題
第7章寄存器和寄存器傳輸
7.1 寄存器和加載使能
7.2 寄存器傳輸
7.3 寄存器傳輸操作
7.4 對VHDL和Verilog語言使用者的建議
7.5 微操作
7.6 對單個寄存器的微操作
7.7 寄存器單元設計
7.8 基于多路復用器和基于總線的多寄存器傳輸操作
7.9 串行傳輸及其微操作
7.10 移位寄存器和計數(shù)器的HDL描述——VHDL
7.11 移位寄存器和計數(shù)器的HDL描述——Verilog
7.12 本章小結(jié)
參考文獻
習題
第8章時序與控制
8.1 控制單元
8.2 算法狀態(tài)機
8.3 ASM圖的實例
8.4 硬連線控制
8.5 二進制乘法器的HDL描述——VHDL
8.6 二進制乘法器的HDL描述——Verilog
8.7 微程序控制
8.8 本章小結(jié)
參考文獻
習題
第9章存儲器基礎
9.1 存儲器定義
9.2 隨機訪問存儲器
9.3 SRAM集成電路
9.4 SRAM IC陣列
9.5 DRAM IC
9.6 DRAM類型
9.7 動態(tài)RAM IC陣列
9.8 本章小結(jié)
參考文獻
習題
第10章計算機設計基礎
10.1 引言
10.2 數(shù)據(jù)通路
10.3 算術(shù)/邏輯單元
10.4 移位器
10.5 數(shù)據(jù)通路的描述
10.6 控制字
10.7 一種簡化的計算機體系結(jié)構(gòu)
10.8 單周期硬連線控制
10.9 多周期硬連線控制
10.10 本章小結(jié)
參考文獻
習題
第11章指令集結(jié)構(gòu)
11.1 計算機體系結(jié)構(gòu)的概念
11.2 操作數(shù)尋址
11.3 尋址模式
11.4 指令集結(jié)構(gòu)
11.5 數(shù)據(jù)傳送指令
11.6 數(shù)據(jù)處理指令
11.7 浮點計算
11.8 程序控制指令
11.9 程序中斷
11.10 本章小結(jié)
參考文獻
習題
第12章 RISC與CISC中央處理器
12.1 流水數(shù)據(jù)通路
12.2 流水線控制
12.3 精簡指令集計算機
12.4 復雜指令集計算機
12.5 有關(guān)設計的其他內(nèi)容
12.6 本章小結(jié)
參考文獻
習題
第13章輸入/輸出和通信
13.1 計算機I/O
13.2 簡單的外設
13.3 I/O接口
13.4 串行通信
13.5 傳輸模式
13.6 中斷判優(yōu)
13.7 直接存儲器訪問
13.8 I/O處理器
13.9 本章小結(jié)
參考文獻
習題
第14章存儲系統(tǒng)
14.1 分級存儲器體系
14.2 訪問的局部性
14.3 Cache存儲器
14.4 虛存
14.5 本章小結(jié)
參考文獻
習題
術(shù)語表