VLSI設(shè)計(jì)

第1章  VLSI概述
  1.1  發(fā)展概貌
  1.2  主要設(shè)計(jì)方法——自頂向下方法
  1.3  VLSI設(shè)計(jì)流程中的重點(diǎn)問題
    1.3.1  高層綜合
    1.3.2  邏輯綜合
    1.3.3  物理綜合
  1.4  工具的支持
  思考題
第2章  硬件描述語(yǔ)言Verilog
  2.1  Verilog語(yǔ)言的一般結(jié)構(gòu)
    2.1.1  模塊
    2.1.2  數(shù)據(jù)流描述方式
    2.1.3  行為描述方式
    2.1.4  結(jié)構(gòu)化描述方式
    2.1.5  混合描述方式
  2.2  Verilog語(yǔ)言要素
    2.2.1  標(biāo)識(shí)符、注釋和語(yǔ)言書寫的格式
    2.2.2  系統(tǒng)任務(wù)和函數(shù)
    2.2.3  編譯指令
    2.2.4  值集合
    2.2.5  數(shù)據(jù)類型
    2.2.6  位選擇和部分選擇
    2.2.7  參數(shù)
  2.3  表達(dá)式與操作符 
    2.3.1  算術(shù)操作符
    2.3.2  關(guān)系操作符
    2.3.3  相等關(guān)系操作符
    2.3.4  邏輯操作符
    2.3.5  按位操作符
    2.3.6  歸約操作符
    2.3.7  移位操作符
    2.3.8  條件操作符
    2.3.9  連接操作符
    2.3.10  復(fù)制操作符
  2.4  結(jié)構(gòu)描述方式
    2.4.1  常用的內(nèi)置基本門
    2.4.2  門時(shí)延問題
    2.4.3  門實(shí)例數(shù)組
    2.4.4  模塊和端口
    2.4.5  模塊實(shí)例語(yǔ)句
    2.4.6  模塊使用舉例
  2.5  數(shù)據(jù)流描述方式
    2.5.1  連續(xù)賦值語(yǔ)句
    2.5.2  舉例
    2.5.3  連線說明賦值
    2.5.4  時(shí)延
    2.5.5  連線時(shí)延
    2.5.6  舉例
  2.6  行為描述方式
    2.6.1  過程結(jié)構(gòu)
    2.6.2  時(shí)序控制
    2.6.3  語(yǔ)句塊
    2.6.4  過程性賦值
    2.6.5  if語(yǔ)句
    2.6.6  case語(yǔ)句
    2.6.7  循環(huán)語(yǔ)句
  2.7  設(shè)計(jì)共享
    2.7.1  任務(wù)
    2.7.2  函數(shù)
    2.7.3  系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
  2.8  HDL仿真軟件簡(jiǎn)介
  思考題
第3章  硬件描述語(yǔ)言VHDL
  3.1  VHDL語(yǔ)言的基本結(jié)構(gòu)
  3.2  VHDL的設(shè)計(jì)實(shí)體
    3.2.1  實(shí)體說明
    3.2.2  結(jié)構(gòu)體
  3.3  VHDL中的對(duì)象和數(shù)據(jù)類型
    3.3.1  數(shù)的類型和它的字面值
    3.3.2  數(shù)據(jù)類型
    3.3.3  對(duì)象的說明
    3.3.4  VHDL中數(shù)的運(yùn)算
  3.4  行為描述
    3.4.1  對(duì)象的賦值
    3.4.2  并發(fā)進(jìn)程
    3.4.3  并行信號(hào)賦值語(yǔ)句
    ……
第4章  可編程邏輯器件
第5章  邏輯綜合
第6章  自動(dòng)布局、布線
第7章  SoC技術(shù)簡(jiǎn)介
主要參考文獻(xiàn)