Verilog HDL高級(jí)數(shù)字設(shè)計(jì)

第1章    數(shù)字設(shè)計(jì)方法概論1.1    設(shè)計(jì)方法簡(jiǎn)介1.1.1    設(shè)計(jì)規(guī)范1.1.2    設(shè)計(jì)劃分1.1.3    設(shè)計(jì)輸入1.1.4    仿真與功能驗(yàn)證1.1.5    設(shè)計(jì)整合與驗(yàn)證1.1.6    預(yù)綜合結(jié)束1.1.7    門(mén)級(jí)綜合與工藝映射1.1.8    后綜合設(shè)計(jì)確認(rèn)1.1.9    后綜合定時(shí)驗(yàn)證1.1.10  測(cè)試生成與故障模擬1.1.11  布局與布線1.1.12  校驗(yàn)物理和電氣設(shè)計(jì)規(guī)則1.1.13  提取寄生參量1.1.14  設(shè)計(jì)結(jié)束1.2    IC工藝選擇1.3    后續(xù)內(nèi)容概覽參考文獻(xiàn)第2章    組合邏輯設(shè)計(jì)回顧2.1    組合邏輯與布爾代數(shù)2.1.1    ASIC庫(kù)單元2.1.2    布爾代數(shù)2.1.3    狄摩根定律2.2    布爾代數(shù)化簡(jiǎn)定理2.3    組合邏輯的表示2.3.1    積之和表示法2.3.2    和之積表示法2.4    布爾表達(dá)式的化簡(jiǎn)2.4.1    異或表達(dá)式的化簡(jiǎn)2.4.2    卡諾圖（積之和形式）2.4.3    卡諾圖（和之積形式）2.4.4    卡諾圖與任意項(xiàng)2.4.5    擴(kuò)展的卡諾圖2.5    假信號(hào)與冒險(xiǎn)2.5.1    靜態(tài)冒險(xiǎn)的消除（積之和形式）2.5.2    小結(jié)：消除兩級(jí)電路中的靜態(tài)冒險(xiǎn)2.5.3    多級(jí)電路中的靜態(tài)冒險(xiǎn)2.5.4    小結(jié)：消除多級(jí)電路中的靜態(tài)冒險(xiǎn)2.5.5    動(dòng)態(tài)冒險(xiǎn)2.6    邏輯設(shè)計(jì)模塊2.6.1    與非-或非結(jié)構(gòu)2.6.2    多路復(fù)用器2.6.3    多路解復(fù)用器2.6.4    編碼器2.6.5    優(yōu)先編碼器2.6.6    譯碼器2.6.7    優(yōu)先譯碼器參考文獻(xiàn)習(xí)題第3章    時(shí)序邏輯設(shè)計(jì)基礎(chǔ)3.1    存儲(chǔ)單元3.1.1    鎖存器3.1.2    透明鎖存器3.2    觸發(fā)器3.2.1    D觸發(fā)器3.2.2    主從觸發(fā)器3.2.3    J-K觸發(fā)器3.2.4    T觸發(fā)器3.3    總線與三態(tài)器件3.4    時(shí)序機(jī)設(shè)計(jì)3.5    狀態(tài)轉(zhuǎn)移圖3.6    設(shè)計(jì)舉例：BCD碼到余3碼轉(zhuǎn)換器3.7    數(shù)據(jù)傳輸?shù)拇芯€碼轉(zhuǎn)換器3.7.1    用米利型FSM實(shí)現(xiàn)串行線碼轉(zhuǎn)換3.7.2    用摩爾型FSM實(shí)現(xiàn)串行線碼轉(zhuǎn)換3.8    狀態(tài)化簡(jiǎn)與等價(jià)狀態(tài)參考文獻(xiàn)習(xí)題第4章    Verilog邏輯設(shè)計(jì)介紹4.1    組合邏輯的結(jié)構(gòu)化模型4.1.1    Verilog原語(yǔ)和設(shè)計(jì)封裝4.1.2    Verilog結(jié)構(gòu)化模型4.1.3    模塊端口4.1.4    一些語(yǔ)言規(guī)則4.1.5    自頂向下的設(shè)計(jì)和嵌套模塊4.1.6    設(shè)計(jì)層次和源代碼結(jié)構(gòu)4.1.7    Verilog矢量4.1.8    結(jié)構(gòu)化連接4.2    邏輯系統(tǒng)，設(shè)計(jì)驗(yàn)證與測(cè)試方法4.2.1    Verilog中的四值邏輯和信號(hào)解析4.2.2    測(cè)試方法4.2.3    測(cè)試平臺(tái)信號(hào)發(fā)生器4.2.4    事件驅(qū)動(dòng)仿真4.2.5    測(cè)試平臺(tái)模板4.2.6    有符號(hào)數(shù)4.3    傳播延時(shí)4.3.1    慣性延時(shí)4.3.2    傳播延時(shí)4.4    組合與時(shí)序邏輯的Verilog真值表模型參考文獻(xiàn)習(xí)題第5章    用組合與時(shí)序邏輯的行為級(jí)模型進(jìn)行邏輯設(shè)計(jì)5.1    行為建模5.2    行為級(jí)建模的數(shù)據(jù)類(lèi)型5.3    基于布爾方程的組合邏輯行為級(jí)模型5.4    傳播延時(shí)與連續(xù)賦值5.5    Verilog中的鎖存器和電平敏感電路5.6    觸發(fā)器和鎖存器的周期性行為模型5.7    周期性行為和邊沿檢測(cè)5.8    行為建模方式的比較5.8.1    連續(xù)賦值模型5.8.2    數(shù)據(jù)流/寄存器傳輸級(jí)模型5.8.3    基于算法的模型5.8.4    端口名稱：風(fēng)格問(wèn)題5.8.5    用行為級(jí)模型仿真5.9    多路復(fù)用器，編碼器和譯碼器的行為模型5.10  線性反饋移位寄存器的數(shù)據(jù)流模型5.11  用重復(fù)算法模擬數(shù)字機(jī)5.11.1    智能復(fù)用和參數(shù)化模型5.11.2    時(shí)鐘發(fā)生器5.12  多循環(huán)操作狀態(tài)機(jī)5.13  包含函數(shù)和任務(wù)的設(shè)計(jì)文件：是成果還是愚蠢行為5.13.1    任務(wù)5.13.2    函數(shù)5.14  行為建模的算法狀態(tài)機(jī)圖5.15  算法狀態(tài)機(jī)和數(shù)據(jù)通道圖5.16  計(jì)數(shù)器，移位寄存器和寄存器組的行為級(jí)模型5.16.1    計(jì)數(shù)器5.16.2    移位寄存器5.16.3    寄存器組和寄存器（存儲(chǔ)器）陣列5.17  用于異步信號(hào)的去抖動(dòng)開(kāi)關(guān)，亞穩(wěn)定性和同步裝置5.18  設(shè)計(jì)實(shí)例：鍵盤(pán)掃描器和編碼器參考文獻(xiàn)習(xí)題第6章    組合邏輯與時(shí)序邏輯的綜合6.1    關(guān)于綜合的介紹6.1.1    邏輯綜合6.1.2    RTL綜合6.1.3    高級(jí)綜合6.2    組合邏輯綜合6.2.1    優(yōu)先級(jí)結(jié)構(gòu)的綜合6.2.2    使用邏輯無(wú)關(guān)緊要條件的情況6.2.3    ASIC單元與資源共享6.3    帶鎖存器的時(shí)序邏輯綜合6.3.1    鎖存器的無(wú)意識(shí)綜合6.3.2    鎖存器的有意識(shí)綜合6.4    三態(tài)器件的綜合和總線接口6.5    帶有觸發(fā)器的時(shí)序邏輯綜合6.6    確定狀態(tài)機(jī)的綜合6.6.1    BCD碼到余3碼轉(zhuǎn)換器的綜合6.6.2    Mealy型NRZ碼到Manchester線性碼轉(zhuǎn)換器的綜合6.6.3    Moore型NRZ到Manchester線性碼的轉(zhuǎn)換器綜合6.6.4    序列檢測(cè)器的綜合6.7    寄存器邏輯6.8    狀態(tài)編碼6.9    模糊狀態(tài)機(jī)，寄存器以及計(jì)數(shù)器的綜合6.9.1    模糊狀態(tài)機(jī)6.9.2    計(jì)數(shù)器綜合6.9.3    寄存器綜合6.10  復(fù)位6.11  門(mén)控時(shí)鐘與時(shí)鐘使能綜合6.12  可預(yù)期的綜合結(jié)果6.12.1    數(shù)據(jù)類(lèi)型綜合6.12.2    運(yùn)算符分組6.12.3    表達(dá)式替代6.13  循環(huán)的綜合6.13.1    不帶內(nèi)嵌定時(shí)控制的靜態(tài)循環(huán)6.13.2    帶內(nèi)嵌定時(shí)控制的靜態(tài)循環(huán)6.13.3    不帶內(nèi)嵌定時(shí)控制的非靜態(tài)循環(huán)6.13.4    帶內(nèi)嵌定時(shí)控制的非靜態(tài)循環(huán)6.13.5    用狀態(tài)機(jī)替代不可綜合的循環(huán)6.14    能夠避免的設(shè)計(jì)陷阱6.15    分割與合并：設(shè)計(jì)劃分參考文獻(xiàn)習(xí)題第7章    數(shù)據(jù)通路控制器的設(shè)計(jì)和綜合7.1    時(shí)序狀態(tài)機(jī)的劃分7.2    設(shè)計(jì)舉例：二進(jìn)制計(jì)數(shù)器7.3    RISC存儲(chǔ)程序狀態(tài)機(jī)的設(shè)計(jì)和綜合7.3.1    RISC SPM：處理器7.3.2    RISC SPM：ALU7.3.3    RISC SPM：控制器7.3.4    RISC SPM：指令集7.3.5    RISC SPM：控制器設(shè)計(jì)7.3.6    RISC SPM：程序的執(zhí)行7.4    設(shè)計(jì)舉例：UART7.4.1    UART的操作7.4.2    UART發(fā)射機(jī)7.4.3    UART接收機(jī)參考文獻(xiàn)習(xí)題第8章    可編程邏輯器件和存儲(chǔ)器件8.1    可編程邏輯器件8.2    存儲(chǔ)器件8.2.1    只讀存儲(chǔ)器8.2.2    可編程ROM8.2.3    可擦除ROM8.2.4    基于ROM的組合邏輯實(shí)現(xiàn)8.2.5    用于ROM的Verilog系統(tǒng)任務(wù)8.2.6    ROM的比較8.2.7    基于ROM的狀態(tài)機(jī)8.2.8    閃存8.2.9    靜態(tài)隨機(jī)存取存儲(chǔ)器8.2.10  鐵電非易失性存儲(chǔ)器8.3    可編程邏輯陣列8.3.1    PLA最小化8.3.2    PLA建模8.4    可編程陣列邏輯8.5    PLD的可編程性8.6    復(fù)雜可編程邏輯器件8.7    Altera MAX 7000 CPLD8.7.1    可共享擴(kuò)展器8.7.2    并行擴(kuò)展器8.7.3    I/O控制模塊8.7.4    對(duì)時(shí)序的考慮8.7.5    器件資源8.7.6    其他Altera器件系列8.8    Xilinx XC9500 CPLD系列8.9    現(xiàn)場(chǎng)可編程門(mén)陣列8.9.1    FPGA在ASIC市場(chǎng)中的角色8.9.2    FPGA技術(shù)8.10  Altera Flex 8000 FPGA8.11  Altera Flex 10 FPGA8.12  Altera Apex FPGA8.13  Altera 芯片的可編程性8.14  Xilinx XC4000 系列FPGA8.14.1    基本結(jié)構(gòu)8.14.2    XC4000可配置邏輯模塊8.14.3    專(zhuān)用快速進(jìn)位和借位邏輯8.14.4    分布式RAM8.14.5    XC4000互連資源8.14.6    XC4000 I/O模塊8.14.7    XC4000E和XC4000X系列中的改進(jìn)8.14.8    Spartan系列中的改進(jìn)8.15  Xilinx Spartan XL FPGA8.16  Xilinx Spartan II FPGA8.17  Xilinx Virtex FPGA8.18  片上系統(tǒng)（SoC）的可嵌入可編程IP內(nèi)核8.19  基于Verilog的FPGA設(shè)計(jì)流程8.20  FPGA綜合參考文獻(xiàn)相關(guān)網(wǎng)站習(xí)題第9章    數(shù)字處理器的結(jié)構(gòu)和算法9.1    算法，嵌套循環(huán)程序和數(shù)據(jù)流圖9.2    設(shè)計(jì)實(shí)例：中間色調(diào)像素圖像轉(zhuǎn)換器9.2.1    中間色調(diào)像素圖像轉(zhuǎn)換器的最基本設(shè)計(jì)9.2.2    基于NLP的中間色調(diào)像素圖像轉(zhuǎn)換器結(jié)構(gòu)9.2.3    基于并發(fā)ASMD的中間色調(diào)像素圖像轉(zhuǎn)換器的結(jié)構(gòu)9.2.4    中間色調(diào)像素圖像轉(zhuǎn)換器：設(shè)計(jì)權(quán)衡9.2.5    帶反饋數(shù)據(jù)流圖的結(jié)構(gòu)9.3    數(shù)字濾波器和信號(hào)處理器9.3.1    有限沖激響應(yīng)濾波器（FIR）濾波器9.3.2    數(shù)字濾波器設(shè)計(jì)過(guò)程9.3.3    無(wú)限沖激響應(yīng)（IIR）濾波器9.4    建立信號(hào)處理器模塊9.4.1    積分器9.4.2    微分器9.4.3    抽選與插值濾波器9.5    流水線結(jié)構(gòu)9.5.1    設(shè)計(jì)實(shí)例：流水線型加法器9.5.2    設(shè)計(jì)實(shí)例：流水線型FIR濾波器9.6    環(huán)形緩沖器9.7    FIFO以及跨越時(shí)鐘域的同步問(wèn)題參考文獻(xiàn)習(xí)題第10章    算術(shù)處理器架構(gòu)10.1    數(shù)的表示方法10.1.1    負(fù)整數(shù)的有符號(hào)數(shù)表示10.1.2    負(fù)整數(shù)的1補(bǔ)表示方法10.1.3    正數(shù)和負(fù)數(shù)的2補(bǔ)表示方法10.1.4    小數(shù)的表示10.2    加減法功能單元10.2.1    行波進(jìn)位加法器10.2.2    超前進(jìn)位加法器10.2.3    上溢出和下溢出10.3    乘法運(yùn)算功能單元10.3.1    組合（并行）二進(jìn)制乘法器10.3.2    時(shí)序二進(jìn)制乘法器10.3.3    時(shí)序乘法器設(shè)計(jì)：層次化分解10.3.4    基于STG的控制器設(shè)計(jì)10.3.5    基于STG的高效時(shí)序二進(jìn)制乘法器10.3.6    基于ASMD的時(shí)序二進(jìn)制乘法器10.3.7    基于ASMD的高效時(shí)序二進(jìn)制乘法器10.3.8    基于ASMD數(shù)據(jù)通路和控制器設(shè)計(jì)的總結(jié)10.3.9    精簡(jiǎn)寄存器時(shí)序乘法器10.3.10  隱式狀態(tài)機(jī)二進(jìn)制乘法器10.3.11  Booth算法時(shí)序乘法器10.3.12  比特對(duì)編碼10.4    有符號(hào)二進(jìn)制數(shù)乘法10.4.1    有符號(hào)數(shù)的乘積：被乘數(shù)為負(fù)，乘數(shù)為正10.4.2    有符號(hào)數(shù)的乘積：被乘數(shù)為正，乘數(shù)為負(fù)10.4.3    有符號(hào)數(shù)的乘積：被乘數(shù)、乘數(shù)均為負(fù)10.5    小數(shù)乘法10.5.1    有符號(hào)小數(shù)：被乘數(shù)、乘數(shù)均為正10.5.2    有符號(hào)小數(shù)：被乘數(shù)為負(fù)，乘數(shù)為正10.5.3    有符號(hào)小數(shù)：被乘數(shù)為正，乘數(shù)為負(fù)10.5.4    有符號(hào)小數(shù)：被乘數(shù)、乘數(shù)均為負(fù)10.6    除法功能單元10.6.1    無(wú)符號(hào)二進(jìn)制數(shù)的除法10.6.2    無(wú)符號(hào)二進(jìn)制數(shù)的高效除法10.6.3    精簡(jiǎn)寄存器時(shí)序除法器10.6.4    有符號(hào)二進(jìn)制數(shù)（2補(bǔ)）的除法參考文獻(xiàn)習(xí)題第11章    后綜合設(shè)計(jì)任務(wù)11.1    后綜合設(shè)計(jì)驗(yàn)證11.2    后綜合定時(shí)驗(yàn)證11.2.1    靜態(tài)定時(shí)分析11.2.2    定時(shí)指標(biāo)11.2.3    影響定時(shí)的因素11.3    ASIC中定時(shí)違反行為的消除11.4    虛假通路11.5    動(dòng)態(tài)敏化通路11.6    定時(shí)驗(yàn)證的系統(tǒng)任務(wù)11.6.1    定時(shí)驗(yàn)證：建立條件11.6.2    定時(shí)驗(yàn)證：保持條件11.6.3    定時(shí)驗(yàn)證：建立和保持條件11.6.4    定時(shí)驗(yàn)證：脈沖寬度限制11.6.5    定時(shí)驗(yàn)證：信號(hào)時(shí)滯限制11.6.6    定時(shí)驗(yàn)證：時(shí)鐘周期11.6.7    定時(shí)驗(yàn)證：恢復(fù)時(shí)間11.7    故障模擬及測(cè)試11.7.1    電路缺陷和故障11.7.2    故障檢測(cè)和測(cè)試11.7.3    D標(biāo)記11.7.4    組合電路的自動(dòng)測(cè)試模板生成11.7.5    故障覆蓋和缺陷級(jí)別11.7.6    時(shí)序電路的測(cè)試生成11.8    故障模擬11.8.1    故障壓縮11.8.2    串行故障模擬11.8.3    并行故障模擬11.8.4    同時(shí)故障模擬11.8.5    隨機(jī)故障模擬11.9    Verifault-XL故障模擬11.9.1    故障模擬任務(wù)11.9.2    用Verifault-XL對(duì)故障進(jìn)行壓縮和分級(jí)11.9.3    結(jié)構(gòu)故障和行為故障的傳播11.9.4    具有Verifault-XL的故障模擬測(cè)試平臺(tái)11.9.5    故障描述器11.10  JTAG端口和可測(cè)性設(shè)計(jì)11.10.1    邊界掃描和JTAG端口11.10.2    JTAG操作模式11.10.3    JTAG寄存器11.10.4    JTAG指令11.10.5    TAP結(jié)構(gòu)11.10.6    TAP控制器狀態(tài)機(jī)11.10.7    設(shè)計(jì)實(shí)例：用JTAG進(jìn)行測(cè)試11.10.8    設(shè)計(jì)實(shí)例：內(nèi)置自測(cè)試參考文獻(xiàn)習(xí)題附錄A    Verilog原語(yǔ)附錄B    Verilog關(guān)鍵詞附錄C    Verilog數(shù)據(jù)類(lèi)型附錄D    Verilog運(yùn)算符附錄E    Backus-Naur形式化語(yǔ)法注釋附錄F    Verilog語(yǔ)言的形式化語(yǔ)法附錄G    Verilog語(yǔ)言的其他特點(diǎn)附錄H    觸發(fā)器和鎖存器附錄I    Verilog 2001附錄J    編程語(yǔ)言接口附錄K    相關(guān)網(wǎng)站附錄L    網(wǎng)絡(luò)教程