EDA技術入門與提高

第1章 EDA技術概述 1
1.1 EDA技術發(fā)展史 1
1.2 應用EDA技術的設計特點 3
1.3 EDA工具軟件結(jié)構 4
1.3.1 設計輸入模塊 5
1.3.2 HDL綜合器 5
1.3.3 仿真器 5
1.3.4 適配器(布局布線器) 6
1.3.5 下載器(編程器) 6 
第2章 可編程邏輯器件 7
2.1 可編程邏輯器件概述 7
2.2 Altera可編程邏輯器件 9
2.2.1 MAX系列 9
2.2.2 FLEX系列 11
2.2.3 Cyclone系列 13
2.2.4 ACEX1K系列 13
2.2.5 Stratix GX系列 14
2.2.6 Stratix系列 15
2.2.7 Excalibur系列 16
2.3 其他可編程邏輯器件 16
2.3.1 Xilinx公司產(chǎn)品 16
2.3.2 Lattice公司產(chǎn)品 17
第3章 MAX+PLUSⅡ10.2簡介 19
3.1 MAX+PLUSⅡ10.2設計步驟介紹 19
3.2 MAX PLUSⅡ10.2的安裝 20
3.2.1 MAX+PLUSⅡ10.2的分類 20
3.2.2 MAX+PLUSⅡ10.2的安裝要求 20
3.2.3 MAX+PLUSⅡ10.2的安裝過程 21
3.2.4 第一次運行MAX+PLUSⅡ 26
3.3 MAX+PLUSⅡ10.2的結(jié)構及工作環(huán)境 28
3.3.1 MAX+PLUSⅡ10.2的結(jié)構 28
3.3.2 MAX+PLUSⅡ10.2的工作環(huán)境 28
第4章 圖形輸入設計方法 33
4.1 四位加法器設計實例 33
4.1.1 四位加法器邏輯設計 33
4.1.2 半加器模塊設計過程 35
4.1.3 全加器模塊設計過程 43
4.1.4 四位加法器的設計過程 44
4.1.5 四位加法器設計分析 51
4.1.6 設計文件介紹 55
4.2 宏功能模塊及其使用 63
4.2.1 時序電路宏模塊 64
4.2.2 運算電路宏模塊 71
4.2.3 2位十進制數(shù)字位移測量儀設計實例 74
4.3 LPM宏模塊及其使用 86
4.3.1 參數(shù)化時序單元宏模塊 86
4.3.2 參數(shù)化運算單元宏模塊 90
4.3.3 參數(shù)化存儲器宏模塊 95
4.3.4 其他模塊 102
4.3.5 參數(shù)化宏模塊的使用方法 102
4.4 波形輸入設計方法 106
第5章 文本輸入設計方法 109
5.1 文本輸入界面 109
5.2 用VHDL實現(xiàn)四位加法器設計 111
第6章 VHDL入門 116
6.1 VHDL語言結(jié)構 116
6.1.1 實體定義 117
6.1.2 結(jié)構體 119
6.1.3 VHDL庫 121
6.1.4 VHDL程序包 123
6.1.5 配置 126
6.2 VHDL語言的詞法元素 127
6.2.1 分界符 127
6.2.2 標識符 127
6.2.3 注釋 129
6.2.4 字符文字 130
6.3 VHDL語言的數(shù)據(jù)對象 132
6.4 VHDL語言的數(shù)據(jù)類型 133
6.4.1 VHDL標準程序包STANDARD中定義的數(shù)據(jù)類型 134
6.4.2 用戶定義的數(shù)據(jù)類型 136
6.4.3 IEEE預定義邏輯矢量位與矢量 140
6.4.4 數(shù)據(jù)類型轉(zhuǎn)換 141
6.5 VHDL運算操作符 142
6.5.1 邏輯(LOGICAL)運算符 142
6.5.2 算術(ARITHMETIC)運算符 143
6.5.3 關系(RELATIONAL)運算符 144
6.5.4 并置運算符 145
6.5.5 運算操作符的優(yōu)先級 146
6.6 VHDL語法基礎 146
6.6.1 并行語句 146
6.6.2 順序語句 163
第7章 常見邏輯單元的VHDL描述 177
7.1 組合邏輯單元的VHDL描述 177
7.1.1 基本邏輯門的VHDL描述 177
7.1.2 編碼器、譯碼器和多路選通器的VHDL描述 181
7.1.3 加法器和求補器的VHDL描述 185
7.1.4 三態(tài)門及總線緩沖器 188
7.2 時序電路的VHDL描述 191
7.2.1 時鐘信號和復位信號 191
7.2.2 觸發(fā)器 194
7.2.3 寄存器 198
7.2.4 計數(shù)器 203
7.3 存儲器的VHDL描述 210
7.3.1 存儲器的數(shù)據(jù)初始化 210
7.3.2 ROM(只讀存儲器)的VHDL描述 211
7.3.3 RAM(隨機存儲器)的VHDL描述 212
7.3.4 先進先出堆棧FIFO的VHDL描述 214
第8章 有限狀態(tài)機設計 217
8.1 狀態(tài)機的優(yōu)點及其轉(zhuǎn)移圖描述 217
8.1.1 狀態(tài)機的特點 217
8.1.2 有限狀態(tài)機的轉(zhuǎn)移圖描述 218
8.2 狀態(tài)機的VHDL描述 219
8.2.1 狀態(tài)說明部分 220
8.2.2 主控時序進程 220
8.2.3 主控組合進程 221
8.2.4 輔助進程 222
8.3 狀態(tài)機編碼 223
8.3.1 狀態(tài)位直接輸出型編碼 223
8.3.2 順序編碼 225
8.3.3 一位熱碼編碼(One Hot Encoding) 225
8.4 狀態(tài)機剩余狀態(tài)碼的處理 226
8.5 狀態(tài)機設計實例 227
第9章 設計中的常見問題 232
9.1 信號毛刺的產(chǎn)生及消除 232
9.1.1 信號毛刺的產(chǎn)生 232
9.1.2 信號毛刺的解決方法 234
9.2 時鐘問題 237
9.2.1 信號的建立和保持時間 237
9.2.2 全局時鐘 238
9.2.3 門控時鐘 238
9.2.4 多時鐘系統(tǒng) 239
9.3 復位和清零信號 240
第10章 FPGA/CPLD器件的硬件連接 242
10.1 編程工藝及方式介紹 242
10.2 ByteBlaster下載電纜 242
10.3 JTAG方式編程和配置 244
10.4 PS配置方式 246
10.5 使用專用配置器件配置FPGA 250