數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用（第二版）

定　價(jià)：￥32.00

作　者：	蔣璇，臧春華編著
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	21世紀(jì)高等學(xué)校電子信息類教材
標(biāo)　簽：	暫缺

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ISBN：	9787121004285	出版時(shí)間：	2005-01-01	包裝：	膠版紙
開(kāi)本：	小16開(kāi)	頁(yè)數(shù)：	377	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)闡述數(shù)字系統(tǒng)設(shè)計(jì)方法和可編程邏輯器件PLD的應(yīng)用技術(shù)。引導(dǎo)讀者從一般的數(shù)字功能電路設(shè)計(jì)轉(zhuǎn)向數(shù)字系統(tǒng)設(shè)計(jì)；從傳統(tǒng)的非定制通用集成電路的應(yīng)用轉(zhuǎn)向用戶半定制的PLD的應(yīng)用；從單純的硬件設(shè)計(jì)轉(zhuǎn)向硬件、軟件高度滲透的設(shè)計(jì)方法。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件設(shè)計(jì)的知識(shí)面，提高設(shè)計(jì)能力。本書(shū)是編者在匯總了近幾年從事數(shù)字系統(tǒng)設(shè)計(jì)和PLD應(yīng)用技術(shù)教學(xué)及科研成果的基礎(chǔ)上編寫(xiě)的，取材豐富，概念清晰，既有較高的起點(diǎn)和概括，也有很好的實(shí)用和參考價(jià)值。書(shū)中軟、硬件結(jié)合恰當(dāng)，有一定的前沿性和新穎性。全書(shū)文字流暢，圖、文、表緊密結(jié)合，可讀性強(qiáng)。本書(shū)共8章，每章之后均有豐富的習(xí)題供讀者選做。第8章提供12個(gè)上機(jī)實(shí)驗(yàn)題，供不同層次教學(xué)需求和讀者選用。書(shū)未有附錄，簡(jiǎn)明介紹各種HDPLD典型器件和一種典型軟件開(kāi)發(fā)系統(tǒng)，供讀者和設(shè)計(jì)者參考。本書(shū)可作為高等學(xué)校電子信息類、電氣信息類、計(jì)算機(jī)類各專業(yè)的教科書(shū)，同時(shí)也是上述學(xué)科及其他相關(guān)學(xué)科工程技術(shù)人員很好的實(shí)用參考書(shū)。

作者簡(jiǎn)介

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圖書(shū)目錄

第1章數(shù)字系統(tǒng)設(shè)計(jì)方法
1.1 緒言
1.1.1 數(shù)字系統(tǒng)的基本概念
1.1.2 數(shù)字系統(tǒng)的基本模型
1.1.3 數(shù)字系統(tǒng)的基本結(jié)構(gòu)
1.2 數(shù)字系統(tǒng)設(shè)計(jì)的一般步驟
1.2.1 引例
1.2.2 數(shù)字系統(tǒng)設(shè)計(jì)的基本步驟
1.2.3 多級(jí)系統(tǒng)及其結(jié)構(gòu)
1.3 數(shù)字系統(tǒng)設(shè)計(jì)方法論
1.3.1 自上而下的設(shè)計(jì)方法
1.3.2 自下而上的設(shè)計(jì)方法
1.3.3 自關(guān)鍵部件開(kāi)始設(shè)計(jì)
1.3.4 系統(tǒng)信息流驅(qū)動(dòng)設(shè)計(jì)
1.4 數(shù)字系統(tǒng)的描述方法之一——算法流程圖
1.4.1 算法流程圖的符號(hào)與規(guī)則
1.4.2 設(shè)計(jì)舉例
習(xí)題1
第2章數(shù)字系統(tǒng)的算法設(shè)計(jì)和硬件實(shí)現(xiàn)
2.1 算法設(shè)計(jì)
2.1.1 算法設(shè)計(jì)綜述
2.1.2 跟蹤法
2.1.3 歸納法
2.1.4 劃分法
2.1.5 解析法
2.1.6 綜合法
2.2 算法結(jié)構(gòu)
2.2.1 順序算法結(jié)構(gòu)
2.2.2 并行算法結(jié)構(gòu)
2.2.3 流水線操作算法結(jié)構(gòu)
2.3 系統(tǒng)硬件實(shí)現(xiàn)概述
2.4 數(shù)據(jù)處理單元的設(shè)計(jì)
2.4.1 器件選擇
2.4.2 數(shù)據(jù)處理單元設(shè)計(jì)的基本步驟
2.4.3 數(shù)據(jù)處理單元設(shè)計(jì)實(shí)例
2.5 控制單元的設(shè)計(jì)
2.5.1 系統(tǒng)控制方式
2.5.2 控制器的基本結(jié)構(gòu)和系統(tǒng)同步
2.5.3 算法狀態(tài)機(jī)圖(ASM固)
2.5.4 控制器的硬件邏輯設(shè)計(jì)方法
習(xí)題2
第3章硬件描述語(yǔ)言WDL
3.1 概述
3.2 VHDL基本結(jié)構(gòu)
3.2.1 實(shí)體說(shuō)明
3.2.2 結(jié)構(gòu)體
3.3 數(shù)據(jù)對(duì)象、類型及運(yùn)算符
3.3.1 對(duì)象類別與定義
3.3.2 數(shù)據(jù)類型
3.3.3 常數(shù)的表示
3.3.4 運(yùn)算符
3.4 順序語(yǔ)句
3.4.1 變量與信號(hào)賦值語(yǔ)句
3.4.2 IF語(yǔ)句
3.4.3 CASE語(yǔ)句
3.4.4 LOOP語(yǔ)句
3.5 并行語(yǔ)句
3.5.1 并行信號(hào)賦值語(yǔ)句
3.5.2 進(jìn)程語(yǔ)句
3.5.3 斷言語(yǔ)句
3.5.4 生成語(yǔ)句
3.6 子程序
3.6.1 函數(shù)定義與引用
3.6.2 過(guò)程定義與引用
3.6.3 子程序重載
3.7 程序包與設(shè)計(jì)庫(kù)
3.7.1 程序包
3.7.2 設(shè)計(jì)庫(kù)
3.8 元件配置
3.8.1 體內(nèi)配置指定
3.8.2 體外配置說(shuō)明
3.8.3 直接例化
3.8.4 頂層元件配置
3.9 VHDL描述實(shí)例
3.9.1 組合邏輯電路描述
3.9.2 時(shí)序邏輯電路描述
3.9.3 狀態(tài)機(jī)的描述
3.9.4 多諧振蕩器的描述
習(xí)題3
第4章可編程邏輯器件PLD原理和應(yīng)用
4.1 PLD概述
4.2 簡(jiǎn)單PLD原理
4.2.1 PLD的基本組成
4.2.2 PLD的編程
4.2.3 陣列結(jié)構(gòu)
4.2.4 PLD中陣列的表示方法
4.3 SPLD組成和應(yīng)用
4.3.1 只讀存儲(chǔ)器ROM
4.3.2 可編程邏輯陣列PLA
4.3.3 可編程陣列邏輯PAL
4.3.4 通用陣列邏輯GAL
4.3.5 輸出邏輯宏單元OLMC
4.3.6 OLMC的輸出結(jié)構(gòu)
4.3.7 GAL應(yīng)用舉例
4.4 采用SPLD設(shè)計(jì)數(shù)字系統(tǒng)
4.4.1 采用SPLD實(shí)現(xiàn)系統(tǒng)的步驟
4.4.2 設(shè)計(jì)舉例
4.4.3 采用SPLD設(shè)計(jì)系統(tǒng)的討論
習(xí)題4
第5章高密度PLD及其應(yīng)用
5.1 HDPLD概述
5.1.1 HDPLD的分類
5.1.2 典型HDPLD器件系列
5.2 HDPLD組成
5.2.1 陣列擴(kuò)展型HDPLD
5.2.2 單元型CPLD
5.2.3 現(xiàn)場(chǎng)可編程門(mén)陣列FPGA
5.2.4 多路開(kāi)關(guān)型FPGA
5.3 HDPLD編程技術(shù)
5.3.1 isp編程技術(shù)(in-system programmablity)
5.3.2 icr編程技術(shù)(in-circuit reconfiguration)
5.3.3 反熔絲(Antifuse)編程技術(shù)
5.4 HDPLD軟件開(kāi)發(fā)系統(tǒng)綜述
5.4.1 軟件開(kāi)發(fā)系統(tǒng)的基本工作流程
5.4.2 軟件開(kāi)發(fā)系統(tǒng)的庫(kù)函數(shù)
習(xí)題5
第6章采用HDPLD設(shè)計(jì)數(shù)字系統(tǒng)實(shí)例
6.1 高速并行乘法器的設(shè)計(jì)
6.1.1 算法設(shè)計(jì)和結(jié)構(gòu)選擇
6.1.2 器件選擇
6.1.3 設(shè)計(jì)輸入
6.1.4 芯片引腳定義
6.1.5 邏輯仿真
6.1.6 目標(biāo)文件產(chǎn)生和器件下載
6.2 十字路口交通管理器的設(shè)計(jì)
6.2.1 交通管理器的功能
6.2.2 系統(tǒng)算法設(shè)計(jì)
6.2.3 設(shè)計(jì)輸入
6.3 FIFO(先進(jìn)先出堆棧)的設(shè)計(jì)
6.3.1 FIFO的功能
6.3.2 算法設(shè)計(jì)和邏輯框圖
6.3.3 數(shù)據(jù)處理單元和控制器的設(shè)計(jì)
6.3.4 設(shè)計(jì)輸入
6.4 九九乘法表系統(tǒng)的設(shè)計(jì)
6.4.1 系統(tǒng)功能和技術(shù)指標(biāo)
6.4.2 算法設(shè)計(jì)
6.4.3 數(shù)據(jù)處理單元的實(shí)現(xiàn)
6.4.4 設(shè)計(jì)輸入
6.4.5 系統(tǒng)的功能仿真
6.5 數(shù)據(jù)采集和反饋控制系統(tǒng)的設(shè)計(jì)
6.5.1 系統(tǒng)設(shè)計(jì)要求
6.5.2 設(shè)計(jì)輸入
6.6 血有限沖激響應(yīng)濾波器的設(shè)計(jì)
6.6.1 FIR結(jié)構(gòu)簡(jiǎn)介
6.6.2 設(shè)計(jì)方案和算法結(jié)構(gòu)
6.6.3 模塊組成
6.6.4 FIR濾波器的擴(kuò)展應(yīng)用
6.6.5 設(shè)計(jì)輸入
6.6.6 設(shè)計(jì)驗(yàn)證
6.7 可編程脈沖延時(shí)系統(tǒng)的設(shè)計(jì)
6.7.1 系統(tǒng)功能和技術(shù)指標(biāo)
6.7.2 系統(tǒng)設(shè)計(jì)計(jì)算
6.7.3 設(shè)計(jì)輸入和實(shí)現(xiàn)
習(xí)題6
第7章全定制集成電路設(shè)計(jì)技術(shù)簡(jiǎn)介
7.1 集成電路制造工藝與全定制電路設(shè)計(jì)
7.1.1 集成電路制造工藝簡(jiǎn)介
7.1.2 全定制電路設(shè)計(jì)過(guò)程
7.1.3 深亞微米電路設(shè)計(jì)
7.2 全定制集成電路設(shè)計(jì)的皿A技術(shù)
7.2.1 設(shè)計(jì)輸入
7.2.2 設(shè)計(jì)綜合
7.2.3 設(shè)計(jì)驗(yàn)證
7.2.4 版圖編輯
7.2.5 版圖驗(yàn)證附錄
附錄A HDPLD典型器件介紹
A1 器件封裝型式說(shuō)明
A2 LATTICE公司典型器件(陣列擴(kuò)展型CPLD，isp編程技術(shù))
A3 ALTERA公司典型器件(單元型CPLD，F(xiàn)PGA，icr編程技術(shù))
A4 XILINX公司典型產(chǎn)品(單元型FPGA、CPLD，icr編程技術(shù)或isP編程技術(shù))
A5 Actel公司典型器件(多路開(kāi)關(guān)型FPGA反熔絲編程技術(shù))
附錄B 典型軟件開(kāi)發(fā)系統(tǒng)MAX+PLUS II簡(jiǎn)介
B1 概述
B2 MAX+PLUS II的設(shè)計(jì)過(guò)程
B3 邏輯設(shè)計(jì)的輸入方法
以設(shè)計(jì)項(xiàng)目的編譯
B5 設(shè)計(jì)項(xiàng)目的模擬仿真
B6 定時(shí)分折
B7 器件編程
參考文獻(xiàn)

【媒體評(píng)論】