VHDL芯片設(shè)計(jì)

第1章  VHDL設(shè)計(jì)概念        1
1.1  數(shù)字電路設(shè)計(jì)簡(jiǎn)介        1
1.2  ASIC和FPGA組件比較        2
1.2.1  ASIC        2
1.2.2  FPGA        4
1.3  FPGA和ASIC設(shè)計(jì)流程簡(jiǎn)介        5
1.4  數(shù)字電路設(shè)計(jì)所需考慮的因素        7
第2章  EDA軟件介紹        10
2.1  功能仿真軟件ModelSim        10
2.1.1  ModelSim簡(jiǎn)介        10
2.1.2  建立一個(gè)新的項(xiàng)目        11
2.1.3  基本VHDL仿真        14
2.1.4  除錯(cuò)        16
2.1.5  Finding names and values        19
2.1.6  使用Wave窗口        20
2.1.7  性能分析器仿真        22
2.1.8    Code Coverage仿真        25
2.1.9  ModelSim 常用指令集        28
2.2  綜合工具Synplify        30
2.2.1  Synplify簡(jiǎn)介        30
2.2.2  Synplify的特色        31
2.2.3  Synplify FPGA設(shè)計(jì)流程        32
2.2.4  安裝事項(xiàng)        32
2.2.5  Synplify用戶接口        33
2.2.6  設(shè)定源文件        33
2.2.7  檢查源文件        35
2.2.8  RTL View        35
2.2.9  Synplify Altera Flow        37
2.3  Altera MaxplusII EDA Tool        42
2.3.1  Maxplus Ⅱ版本介紹及安裝方式        43
2.3.2  設(shè)計(jì)輸入        53
2.3.3  功能仿真        57
2.3.4  平面布局        64
2.4  結(jié)論        70
第3章  初探HDL語(yǔ)言        71
3.1  HDL的好處        71
3.2  VHDL和Verilog的比較        71
3.3  如何選擇電路的結(jié)構(gòu)        72
3.4  HDL程序的組成        73
3.5    HDL程序結(jié)構(gòu)        77
第4章  基本VHDL要素        79
4.1  標(biāo)識(shí)符        79
4.2  數(shù)據(jù)對(duì)象        80
4.3  數(shù)據(jù)類(lèi)型        82
4.3.1  標(biāo)量數(shù)據(jù)類(lèi)型        82
4.3.2  復(fù)合數(shù)據(jù)類(lèi)型        84
4.3.3  數(shù)組數(shù)據(jù)類(lèi)型        84
4.3.4  記錄數(shù)據(jù)類(lèi)型        85
4.4  運(yùn)算操作符        85
第5章  VHDL行為模型        91
5.1  簡(jiǎn)介        91
5.2  實(shí)體聲明        91
5.3  結(jié)構(gòu)體        92
5.4  進(jìn)程語(yǔ)句        93
5.5  變量賦值語(yǔ)句        94
5.6  信號(hào)賦值語(yǔ)句        95
5.7  Wait 語(yǔ)句        95
5.8    if語(yǔ)句        97
5.9  Case 語(yǔ)句        100
5.10  Null 語(yǔ)句        104
5.11  Loop語(yǔ)句        104
5.12  Exit 語(yǔ)句        109
5.13  Next 語(yǔ)句        109
5.14  Assertion 語(yǔ)句        110
5.15  Report 語(yǔ)句        111
5.16  信號(hào)賦值語(yǔ)句進(jìn)階探討        112
5.16.1  慣性延遲模型        112
5.16.2  傳輸延遲模型        113
5.17  建立信號(hào)波形        113
5.18  多進(jìn)程        114
第6章  數(shù)據(jù)流模型        117
6.1  簡(jiǎn)介        117
6.2  并發(fā)性信號(hào)賦值語(yǔ)句        117
6.3  并發(fā)性與順序性信號(hào)賦值        118
6.4  探討Delta delay        119
6.5  條件信號(hào)賦值語(yǔ)句        121
6.6  選擇信號(hào)賦值語(yǔ)句        122
6.7  Unaffected值        123
6.8  塊語(yǔ)句        124
第7章  結(jié)構(gòu)化模型        127
7.1  簡(jiǎn)介        127
7.2  簡(jiǎn)單的范例        127
7.3  元件聲明        128
7.4  元件實(shí)例化        130
7.5  層次式結(jié)構(gòu)        131
7.6  其他范例        134
第8章  VHDL中的屬性和配置        142
8.1  簡(jiǎn)介        142
8.2  數(shù)值屬性        142
8.2.1  數(shù)值類(lèi)型屬性        143
8.2.2  數(shù)值數(shù)組屬性        143
8.2.3  數(shù)值塊屬性        144
8.3  函數(shù)屬性        144
8.3.1  函數(shù)類(lèi)型屬性        144
8.3.2  函數(shù)數(shù)組屬性        145
8.3.3  函數(shù)信號(hào)屬性        147
8.4  類(lèi)型屬性        148
8.5  范圍屬性        148
8.6  信號(hào)屬性        149
第9章  層次式模塊化設(shè)計(jì)        151
9.1  簡(jiǎn)介        151
9.2  類(lèi)屬和配置        151
9.2.1  類(lèi)屬        151
9.2.2  配置        153
9.3  生成語(yǔ)句        162
第10章  子程序及包        167
10.1  簡(jiǎn)介        167
10.2  子程序        167
10.2.1  函數(shù)        167
10.2.2  過(guò)程        170
10.3  運(yùn)算符重載        171
10.4  包        175
10.4.1  包聲明        175
10.4.2  包主體        177
第11章  組合邏輯電路設(shè)計(jì)        180
11.1  簡(jiǎn)介        180
11.2  多選器設(shè)計(jì)        180
11.3  編碼器設(shè)計(jì)        183
11.4  優(yōu)先級(jí)編碼器設(shè)計(jì)        187
11.5  譯碼器設(shè)計(jì)        189
11.6  含有使能的譯碼器設(shè)計(jì)        192
11.7  四位地址譯碼器設(shè)計(jì)        194
11.8  使用Generic N to M 位的二進(jìn)制譯碼器        197
11.9  比較運(yùn)算符        200
11.10  算術(shù)邏輯單元設(shè)計(jì)        202
第12章  時(shí)序邏輯電路設(shè)計(jì)        205
12.1  簡(jiǎn)介        205
12.2  D型觸發(fā)器        205
12.3  觸發(fā)器應(yīng)用電路        212
12.3.1  延遲電路        212
12.3.2  微分器電路設(shè)計(jì)        214
12.4  計(jì)數(shù)器設(shè)計(jì)        216
12.5  同步計(jì)數(shù)器電路設(shè)計(jì)        220
12.6    分頻電路設(shè)計(jì)        220
第13章  狀態(tài)機(jī)設(shè)計(jì)        227
13.1  狀態(tài)機(jī)簡(jiǎn)介        227
13.2  Moore 狀態(tài)機(jī)        227
13.3  Melay 狀態(tài)機(jī)        231
第14章  測(cè)試平臺(tái)        234
14.1  簡(jiǎn)介        234
14.2  如何寫(xiě)測(cè)試平臺(tái)        234
14.3  波形產(chǎn)生器        235
14.3.1  重復(fù)性和非重復(fù)的測(cè)試樣本        235
14.3.2  使用向量的方式        238
14.4  整數(shù)轉(zhuǎn)換成time數(shù)據(jù)類(lèi)型        240
14.5  將結(jié)果保存為文本文件        240
14.6  從文本文件中讀取向量        242
第15章  RTL Coding Guideline        245
15.1  簡(jiǎn)介        245
15.2  初探Coding Guideline        245
15.3  基本的代碼注意事項(xiàng)        245
15.3.1  一般的命名方式        245
15.3.2  結(jié)構(gòu)名稱命名規(guī)則        246
15.3.3  標(biāo)題文件的注意事項(xiàng)        246
15.3.4  注釋        247
15.3.5  一行的長(zhǎng)度        248
15.3.6  縮進(jìn)        248
15.3.7  Port的順序        248
15.3.8  端口映射和類(lèi)屬映射        249
15.3.9  實(shí)體、結(jié)構(gòu)和配置        250
15.3.10  使用函數(shù)        250
15.3.11  使用Loops和Arrays        250
15.3.12  使用有意義的標(biāo)記名稱        251
15.4  可移植性        252
15.4.1  使用IEEE 標(biāo)準(zhǔn)類(lèi)型        252
15.4.2  不要使用實(shí)際的數(shù)值        252
15.4.3  包        253
15.4.4  轉(zhuǎn)換（VHDL至Verilog）        253
15.5  有關(guān)Clock和Reset的準(zhǔn)則        253
15.5.1  避免使用混合頻率觸發(fā)        253
15.5.2  避免對(duì)頻率信號(hào)做處理        254
15.5.3  避免內(nèi)部產(chǎn)生頻率信號(hào)        254
15.5.4  門(mén)時(shí)鐘和低功率設(shè)計(jì)        255
15.5.5  避免內(nèi)部產(chǎn)生Reset信號(hào)        255
15.6  Coding for Synthesis        256
15.6.1  觸發(fā)器的寫(xiě)法        256
15.6.2  避免鎖存器        257
15.6.3  避免使用組合邏輯的反饋        262
15.6.4  完整的敏感表        262
15.6.5  信號(hào)和變量賦值        264
15.6.6  Case語(yǔ)句與if-then-else 語(yǔ)句        264
15.6.7  狀態(tài)機(jī)的編程風(fēng)格        265
15.6.8  Partitioning for Synthesis        267
第16章  高級(jí)設(shè)計(jì)范例        269
16.1    數(shù)字鬧鈴電路設(shè)計(jì)        269
16.2  最大公因子電路設(shè)計(jì)及驗(yàn)證        278
16.2.1  設(shè)計(jì)要求        278
16.2.2  設(shè)計(jì)概念        278
16.2.3  測(cè)試平臺(tái)的設(shè)計(jì)        285