基于FPGA的系統(tǒng)設計

譯者序
前言
第1章 基于FPGA的系統(tǒng)
1.1 概述
1.2 基本概念
1.2.1 布爾代數(shù)
1.2.2 原理圖與邏輯符號
1.3 數(shù)字設計和FPGA
1.3.1 FPGA的作用
1.3.2 FPGA的類型
1.3.3 FPGA與定制VLSI的比較
1.4 基于FPGA的系統(tǒng)設計
1.4.1 目標和方法
1.4.2 分級設計
1.4.3 設計抽象
1.4.4 方法學
1.5 小結
1.6 習題
第2章 VLSI技術
2.1 概述
2.2 制造工藝
2.3 半導體特性
2.4 CMOS邏輯門
2.4.1 靜態(tài)互補門
2.4.2 門延遲
2.4.3 功耗
2.4.4 驅動大負載
2.4.5 低功耗門
2.4.6 開關邏輯
2.5 連線
2.5.1 連線的結構
2.5.2 連線的寄生現(xiàn)象
2.5.3 金屬線模型
2.5.4 通過Rc傳輸線的延遲
2.5.5 RC傳輸線中的緩沖器插入
2.5.6 RC線間的串擾
2.6 寄存器和隨機存儲器
2.6.1 寄存器的結構
2.6.2 隨機存儲器
2.7 封裝與焊盤
2.7.1 封裝
2.7.2 焊盤
2.8 小結
2.9 習題
第3章 FPGA層構
3.1 概述
3.2 FPGA的體系結構
3.3 基于SRAM的FPGA
3.3.1 概述
3.3.2 邏輯器件
3.3.3 互連網絡
3.3.4 配置
3.4 永久性編程的FPGA
3.4.1 反熔絲
3.4.2 Flash配置
3.4.3 邏輯模塊
3.4.4 互連網絡
3.4.5 編程
3.5 芯片的I／O
3.6 FPGA層構的電路設計
3.6.1 邏輯器件
3.6.2 互連
3.7 FPGA的層構體系
3.7.1 邏輯器件參數(shù)
3.7.2 互連結構
3.7.3 引腳輸出
3.8 小結
3.9 習題
第4章 組合邏輯
4.1 概述
4.2 邏輯設計過程
4.3 硬件描述語言
4.3.1 用HDL(硬件描述語言)進行建模
4.3.2 Verilog
4.3.3 VHDL
4.4 組合網絡延遲
4.4.1 延遲描述
4.4.2 門延遲和連線延遲
4,4.3 扇出
4.4.4 路徑延遲
4.4.5 延遲和物理設計
4.5 功率和能量優(yōu)化
4.6 算術邏輯
4.6.1 數(shù)字描述
4.6.2 組合移位器
4.6.3 加法器
4.6.4 ALU
4.6.5 乘法器
4.7 FPGA的邏輯實現(xiàn)
4.7.1 句法引導翻譯
4.7.2 用宏來實現(xiàn)邏輯
4.7.3 邏輯綜合
4.7.4 工藝無關邏輯優(yōu)化
4.7.5 藝相關邏輯優(yōu)化
4.7.6 FPGA的邏輯綜合
4.8 FPGA的物理設計
4.8.1 布局
4.8.2 布線
4.9 再次考察邏輯設計過程
4.10 小結
4.11 習題
第5章 時序機
5.1 概述
5.2 時序機設計過程
5.3 時序設計格式
5.3.1 狀態(tài)轉換和寄存器傳輸級模型
5.3.2 有限狀態(tài)機理論
5.3.3 狀態(tài)賦值
5.3.4 Verilog建模風格
5.4 時序法則
5.4.1 觸發(fā)器和鎖存器
5.4.2 時序規(guī)則
5.5 性能分析
5.5.1 基于觸發(fā)器系統(tǒng)的性能
5.5.2 基于鎖存器系統(tǒng)的性能
5.5.3 時鐘偏差
5.5.4 調整
5.6 功率優(yōu)化
5.7 小結
5.8 習題
第6章 整體結構
6.1 概述
6.2 行為級設計
6.2.1 數(shù)據(jù)路徑控制器結構
6.2.2 時間調度和分配
6.2.3 功率
6.2.4 流水線技術
6.3 設計方法學
6.3.1 設計過程
6.3.2 設計標準
6.3.3 設計驗證
6.4 設計舉例
6.5 小結
6.6 習題
第7章 大規(guī)模系統(tǒng)
7.1 概述
7.2 總線
7.2.1 協(xié)議和規(guī)范
7.2.2 總線的邏輯設計
7.2.3 微處理器和系統(tǒng)總線
7.3 FPGA平臺
7.3.1 FPGA平臺的整體結構
7.3.2 串行I／O
7.3.3 存儲器
7.3.4 CPu和嵌入式乘法器
7.4 多FPGA系統(tǒng)
7.4.1 多FPGA系統(tǒng)中的約束
7.4.2 多FPGA之間的連線
7.4.3 多FPGA分割
7.5 新型結構
7.5.1 用FPGA搭建的機器
7.5.2 可替代的FPGA層構
7.6 小結
7.7 習題
附錄A 術語表
附錄B 硬件描述語言
參考文獻