計算機體系結(jié)構

第一章  計算機體系結(jié)構的基本概念
1．1  引論
1．2  計算機體系結(jié)構的概念
1．2．1  計算機系統(tǒng)中的層次概念
1．2．2  計算機體系結(jié)構
1．2．3  計算機組成和計算機實現(xiàn)技術
1．3  計算機體系結(jié)構的發(fā)展
1．3．1  存儲程序計算機體系結(jié)構及其發(fā)展
1．3．2　計算機的分代和分型
1．3．3  應用需求的發(fā)展
1．3．4  計算機實現(xiàn)技術的發(fā)展
1．3．5  體系結(jié)構的生命周期
1．4  計算機體系結(jié)構中并行性的發(fā)展
1．4．1　并行性概念
1．4．2  提高并行性的技術途徑
1．5  定量分析技術基礎
1．5．1  計算機性能的評測
1．5．2  測試程序
1．5．3  性能設計和評測的基本原則
1．5．4　CPU的性能
1．6  影響計算機體系結(jié)構的成本和價格因素
1．6．1  集成電路的成本
1．6．2  計算機系統(tǒng)的成本和價格
1．7  小結(jié)
習題一
第二章  計算機指令集結(jié)構設計
2．1  指令集結(jié)構的分類
2．1．1  指令集結(jié)構的分類
2．1．2  通用寄存器型指令集結(jié)構分類
2．2  尋址技術
2．3  指令集結(jié)構的功能設計
2．3．I  CISC計算機指令集結(jié)構的功能設計
2．3．2  RISC計算機指令集結(jié)構的功能設計
2．3．3  控制指令
2．4  操作數(shù)的類型、表示和大小
2．5  指令集格式的設計
2．5．1  尋址方式的表示方法
2．5．2  指令集格式的選擇
2．6  編譯技術與計算機體系結(jié)構設計
2．6．1  現(xiàn)代編譯器的結(jié)構和相關技術
2．6．2  現(xiàn)代編譯技術對計算機體系結(jié)構設計的影響
2．6．3  計算機體系結(jié)構對當前編譯技術的影響
2．7 DLX指令集結(jié)構
2. 7．1  DLX指令集結(jié)構
2．7．2  DLX指令集結(jié)構效能分析
2．8  小結(jié)
習題二
第三章  流水線技術
3．1  流水線的基本概念
3．1．1  流水線的基本概念
3．1. 2  流水線的分類
3．2  DLX的基本流水線
3．2. 1  DLX的一種簡單實現(xiàn)
3．2．2  基本的DLX流水線
3．2．3  流水線性能分析
3．3  流水線中的相關
3．3．1  流水線的結(jié)構相關
3．3．2  流水線的數(shù)據(jù)相關
3．3．3  流水線的控制相關
3. 4  流水線計算機實例分析(MIPSR4000)
3．4．1  MIPSR4000整型流水線
3．4．2  MIPSR4000浮點流水線
3．4．3  MIPSR4000流水線的性能分析
3．5  向量處理機
3. 5．1  向量處理方式和向量處理機
3．5．2  向量處理機實例分析
3．6  小結(jié)
習題三
第四章  指令級并行
4．1  指令級并行的概念
4．1．1  循環(huán)展開調(diào)度的基本方法
4．1．2  相關性
4．2  指令的動態(tài)調(diào)度
4．2．1  動態(tài)調(diào)度的原理
4．2．2  動態(tài)調(diào)度算法之一：記分牌
4．2．3  動態(tài)調(diào)度算法之二：Tomasulo算法
4．3  控制相關的動態(tài)解決技術
4．3．1  減少分支延遲：分支預測緩沖技術
4．3．2  進一步減少分支延遲：分支目標緩沖
4．3．3  基于硬件的推斷執(zhí)行
4．4  多指令流出技術
4．4．1  超標量技術
4．4．2  多指令流出的動態(tài)調(diào)度
4．4．3　超長指令字技術
4．4．4  多流出處理器受到的限制
4．5  小結(jié)
習題四
第五章　存儲層次
5．1  存儲器的層次結(jié)構
5．1．1  從單級存儲器到多級存儲器
5．1．2  存儲層次的性能參數(shù)
5．1．3  "Cache-主存"和"主存-輔存"層次
5．1．4  存儲層次的四個問題
5．2　Cache基本知識
5．2．1  映象規(guī)則
5．2．2  查找方法
5．2．3  替換算法
5．2．4  寫策略
5．2．5　Cache的結(jié)構
5．2．6　Cache性能分析
5．2．7　改進Cache性能
5．3  降低Cache失效率的方法
5．3．1  增加Cache塊大小
5．3．2　提高相聯(lián)度
5．3．3  VictimCache
5．3．4  偽相聯(lián)Cache
5．3．5　硬件預取技術
5．3．6  由編譯器控制的領取
5．3．7　編譯器優(yōu)化
5．4  減少Cache失效開銷
5．4．1  讓讀失效優(yōu)先于寫
5．4．2　子塊放置技術
5．4．3  請求字處理技術
5．4．4  非阻塞Cache技術
5．4．5　采用兩級Cache
5．5  減少命中時間
5．5．1  容量小，結(jié)構簡單的Cache
5．5．2  虛擬Cache
5．5．3  寫操作流水化
5．5．4  Cache優(yōu)化技術小結(jié)
5．6  主存
5．6．1　存儲器技術
5．6．2  提高主存性能的存儲器組織結(jié)構
5．7　虛擬存儲器
5．7．1  虛擬存儲器基本原理
5．7．2　快表(TLB)
5．7．3  頁面大小的選擇
5．8  進程保護和虛存實例
5．8．1  進程保護
5．8．2  頁式虛存舉例：AlphAXP的存儲管理和21064的TLB
5．9  AlphaAXP 21064存儲層次
5．10  小結(jié)
習題五
第六章  輸入輸出系統(tǒng)
6．1  概述
6．2  存儲設備
6．2．1  磁盤設備
6．2．2  磁帶設備
6．2．3  光盤設備
6．3  總線
6．3．1  總線分類
6．3．2  總線基本工作原理
6．3．3  總線使用
6．3. 4  總線標準和實例
6．3．5  設備的連接
6．3．6  CPU與I/O處理的匹配
6．4  通道處理機
6．4．1  通道的作用和功能
6．4．2  通道的工作過程
6．4．3  通道種類
6．4．4  通道中的數(shù)據(jù)傳送過程
6．4．5  通道的流量分析
6．5  I／O與操作系統(tǒng)
6．5．1  I／O和Cache數(shù)據(jù)一致性
6．5．2  DMA和虛擬存儲器
6．6  I／O系統(tǒng)設計
6．7  小結(jié)
習題六
第七章  多處理機
7．1  引言
7．1．1  并行計算機體系結(jié)構的分類
7．1．2  通信模型和存儲器的結(jié)構模型
7．1．3  通信機制的性能
7．1．4  不同通信機制的優(yōu)點
7．1．5  并行處理面臨的挑戰(zhàn)
7．1．6  并行程序的計算/通信比率
7．2  多處理機的存儲器體系結(jié)構
7．2．1  集中式共享存儲器體系結(jié)構
7．2．2  分布式共享存儲器體系結(jié)構
7．3  互連網(wǎng)絡
7．3．1  互連網(wǎng)絡的性能參數(shù)
7．3．2  靜態(tài)連接網(wǎng)絡
7．3．3  動態(tài)連接網(wǎng)絡
7．4  同步與通信
7．4．1  同步機制
7．4．2  大規(guī)模機器的同步
7．5　并行化技術
7．5．1  并行化的基本策略
7．5．2  并行語言與編譯器
7．6　多處理機實例
7．6．1　Challenge多處理機系統(tǒng)
7．6．2　Origin2000
7．7  小結(jié)
習題七
主要參考文獻