數(shù)字電子技術(shù)

第1篇基礎(chǔ)理論第1章數(shù)字電路基礎(chǔ)31.1數(shù)字信號(hào)和數(shù)字電路31.2數(shù)制及其轉(zhuǎn)化41.2.1十進(jìn)制41.2.2二進(jìn)制51.2.3二進(jìn)制數(shù)和十進(jìn)制數(shù)之間的轉(zhuǎn)換51.2.4十六進(jìn)制數(shù)和八進(jìn)制數(shù)71.3二進(jìn)制數(shù)和十六進(jìn)制數(shù)的算術(shù)運(yùn)算81.3.1二進(jìn)制數(shù)的算術(shù)運(yùn)算81.3.2十六進(jìn)制數(shù)的算術(shù)運(yùn)算91.4二十進(jìn)制代碼（BCD碼）101.5邏輯函數(shù)及其化簡(jiǎn)111.5.1邏輯代數(shù)111.5.2基本邏輯運(yùn)算121.5.3邏輯函數(shù)和真值表131.5.4邏輯函數(shù)的相等151.5.5邏輯代數(shù)的基本公式161.5.6邏輯代數(shù)的三條基本規(guī)則171.6邏輯函數(shù)的化簡(jiǎn)181.6.1邏輯函數(shù)的最簡(jiǎn)形式181.6.2邏輯函數(shù)的公式化簡(jiǎn)法（代數(shù)法）191.6.3邏輯函數(shù)的圖簡(jiǎn)法（卡諾圖法）201.6.4具有無關(guān)項(xiàng)的邏輯函數(shù)化簡(jiǎn)26思考與練習(xí)題27第2章集成邏輯門292.1晶體管的開關(guān)特性292.1.1二極管的開關(guān)特性292.1.2晶體三極管的開關(guān)特性322.2基本晶體管門電路342.3晶體管晶體管集成邏輯門（TTL）電路372.3.1TTL與非門電路的主要外部特性372.3.2TTL或非門、集電極開路門和三態(tài)輸出門412.3.3TTL集成電路的系列產(chǎn)品432.4發(fā)射極耦合邏輯電路與集成注入邏輯電路442.4.1發(fā)射極耦合邏輯（ECL）門442.4.2I2L邏輯門452.5MOS邏輯門電路452.5.1MOS晶體管452.5.2MOS反相器和門電路472.6CMOS邏輯門電路492.6.1CMOS反相器502.6.2CMOS門電路512.6.3CMOS傳輸門電路52思考與練習(xí)題53第3章組合邏輯電路553.1組合邏輯電路的分析553.2組合邏輯電路的設(shè)計(jì)573.3常用組合邏輯電路的分析與設(shè)計(jì)593.3.1全加器593.3.2編碼器603.3.3譯碼器663.3.4數(shù)值比較器693.3.5數(shù)據(jù)選擇器733.4組合邏輯電路的冒險(xiǎn)現(xiàn)象753.4.1靜態(tài)邏輯冒險(xiǎn)753.4.2如何判斷是否存在邏輯冒險(xiǎn)763.4.3如何避免邏輯冒險(xiǎn)77思考與練習(xí)題78第4章集成觸發(fā)器804.1基本RS觸發(fā)器804.1.1基本RS觸發(fā)器電路組成和工作原理804.1.2觸發(fā)器的功能描述824.2鐘控觸發(fā)器834.2.1鐘控RS觸發(fā)器844.2.2鐘控D觸發(fā)器854.2.3鐘控JK觸發(fā)器864.2.4鐘控T觸發(fā)器874.3主從觸發(fā)器884.3.1主從觸發(fā)器基本原理884.3.2主從JK觸發(fā)器894.3.3集成主從JK觸發(fā)器914.3.4集成主從JK觸發(fā)器的脈沖工作特性924.4邊沿觸發(fā)器934.4.1維持阻塞邊沿觸發(fā)器934.4.2利用傳輸延遲的邊沿觸發(fā)器954.4.3CMOS門構(gòu)成的邊沿觸發(fā)器97思考與練習(xí)題99第5章時(shí)序邏輯電路1025.1時(shí)序邏輯電路概述1025.2時(shí)序邏輯電路的分析1045.2.1時(shí)序邏輯電路的分析步驟1045.2.2寄存器、移位寄存器1055.2.3同步計(jì)數(shù)器1105.2.4異步計(jì)數(shù)器1155.3時(shí)序邏輯電路的設(shè)計(jì)1175.3.1同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟1175.3.2采用小規(guī)模集成電路器件設(shè)計(jì)同步計(jì)數(shù)器1215.3.3采用小規(guī)模集成電路器件設(shè)計(jì)異步計(jì)數(shù)器1245.3.4采用中規(guī)模集成電路器件實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)（分頻）器…1265.4序列信號(hào)發(fā)生器1295.4.1計(jì)數(shù)器型序列信號(hào)發(fā)生器設(shè)計(jì)1305.4.2移存器型序列信號(hào)發(fā)生器設(shè)計(jì)131思考與練習(xí)題134*第6章半導(dǎo)體存儲(chǔ)器1386.1概述1386.1.1半導(dǎo)體存儲(chǔ)器的分類1386.1.2半導(dǎo)體存儲(chǔ)器的主要技術(shù)指標(biāo)1396.2隨機(jī)存取存儲(chǔ)器（RAM）1396.2.1RAM的電路結(jié)構(gòu)1396.2.2RAM存儲(chǔ)單元1426.2.3靜態(tài)RAM集成片簡(jiǎn)介1446.2.4RAM存儲(chǔ)容量的擴(kuò)展1466.3只讀存取存儲(chǔ)器（ROM）1486.3.1固定ROM1496.3.2可編程ROM（PROM）1506.3.3可擦除可編程ROM1516.4用ROM實(shí)現(xiàn)組合邏輯函數(shù)153思考與練習(xí)題155*第7章可編程邏輯器件及其應(yīng)用1567.1可編程邏輯陣列（PLA）器件1567.2可編程陣列邏輯（PAL）器件1597.2.1PAL器件的基本結(jié)構(gòu)1597.2.2PAL器件的輸出結(jié)構(gòu)1607.2.3PAL器件的應(yīng)用1627.3通用陣列邏輯（GAL）器件1647.3.1GAL器件的基本類型1657.3.2GAL器件的基本結(jié)構(gòu)1667.3.3GAL器件的輸出邏輯宏單元OLMC1677.3.4GAL器件的工作模式1697.3.5GAL器件應(yīng)用1717.4復(fù)雜可編程邏輯器件CPLD1737.4.1CPLD的基本結(jié)構(gòu)1747.4.2CPLD典型器件及其應(yīng)用1767.5現(xiàn)場(chǎng)可編程邏輯器件FPGA1777.5.1概述1777.5.2FPGA器件的基本結(jié)構(gòu)1787.5.3FPGA應(yīng)用舉例181思考與練習(xí)題183*第8章脈沖單元電路1858.1脈沖信號(hào)和脈沖電路1858.1.1脈沖信號(hào)1858.1.2脈沖電路1868.2集成門構(gòu)成的脈沖單元電路1878.2.1施密特觸發(fā)器1878.2.2單穩(wěn)態(tài)觸發(fā)器1908.2.3多諧振蕩器1918.3555定時(shí)器及其應(yīng)用1928.3.1555定時(shí)器的電路結(jié)構(gòu)1928.3.2用555定時(shí)器構(gòu)成施密特觸發(fā)器1948.3.3用555定時(shí)器構(gòu)成單穩(wěn)態(tài)觸發(fā)器1948.3.4用555定時(shí)器構(gòu)成多諧振蕩器195思考與練習(xí)題197*第9章模/數(shù)轉(zhuǎn)換器和數(shù)/模轉(zhuǎn)換器2009.1概述2009.2數(shù)/模轉(zhuǎn)換器（DAC）2019.2.1T形電阻網(wǎng)絡(luò)DAC2019.2.2倒T形電阻網(wǎng)絡(luò)DAC2029.2.3集成DAC芯片2049.2.4DAC的主要技術(shù)指標(biāo)2069.3模/數(shù)轉(zhuǎn)換器（ADC）2079.3.1抽樣保持2079.3.2量化編碼2089.3.3逐次逼近型ADC2099.3.4集成ADC芯片2109.3.5ADC的主要技術(shù)指標(biāo)212思考與練習(xí)題213第2篇實(shí)驗(yàn)實(shí)訓(xùn)實(shí)驗(yàn)1TTL集成與非門主要參數(shù)測(cè)試217實(shí)驗(yàn)2CMOS集成邏輯門的參數(shù)測(cè)試222實(shí)驗(yàn)3加法器實(shí)驗(yàn)226實(shí)驗(yàn)4數(shù)據(jù)選擇器實(shí)驗(yàn)230實(shí)驗(yàn)5觸發(fā)器實(shí)驗(yàn)234實(shí)驗(yàn)6計(jì)數(shù)器及其應(yīng)用237實(shí)驗(yàn)7四位雙向移位寄存器240實(shí)驗(yàn)8555集成定時(shí)器及其應(yīng)用245實(shí)驗(yàn)9D／A，A／D轉(zhuǎn)換器247課程設(shè)計(jì)實(shí)訓(xùn)1250課程設(shè)計(jì)實(shí)訓(xùn)2251課程設(shè)計(jì)實(shí)訓(xùn)3251附錄252參考文獻(xiàn)258