基于QuartusⅡ的FPGA/CPLD設計

第1章 可編程器件及EDA工具概述
　1.1 可編程器件及其特征
　　1.1.1 CPLD
　　1.1.2 FPGA
　1.2 EDA技術簡介及開發(fā)軟件
　　1.2.1 EDA技術
　　1.2.2 開發(fā)軟件
　1.3 小結
第2章 Quartus II軟件簡介
　2.1 Quartus II概述
　2.2 設計軟件
　2.3 Quartus II系統(tǒng)特點總覽
　2.4 Quartus II系統(tǒng)配置與安裝
　2.5 Quartus II集成工具及其基本功能
　2.6 小結
第3章 Quartus II設計指南
　3.1 Quartus II軟件的應用概述
　3.2 創(chuàng)建Quartus II工程
　3.3 多種設計輸入方式
　　3.3.1 文本編輯--ALDL, VHDL, Verilog HDL
　　3.3.2 圖形設計輸入
　3.4 建立文本編輯文件
　3.5 設計綜合
　3.6 引腳分配
　3.7 仿真驗證
　3.8 時序分析
　　3.8.1 時序分析基本參數(shù)
　　3.8.2 指定時序要求
　　3.8.3 完成時序分析
　　3.8.4 查看時序分析結果
　3.9 編程和配置
　3.10 SignalTap II邏輯分析儀的使用
　　3.10.1 在設計中建立SignalTap II邏輯分析儀
　　3.10.2 利用MegaWizard Plug-In Manager建立SignalTap II邏輯分析儀
　　3.10.3 SignalTap II邏輯分析儀的器件編程
　　3.10.4 查看SignalTap II采樣數(shù)據(jù)
　3.11 實例 一個帶清零和計數(shù)使能功能的?？勺冇嫈?shù)器設計
第4章 硬件描述語言（HDL）簡介
　4.1 HDL發(fā)展
　4.2 幾種具有代表性的HDL語言
　　4.2.1 VHDL
　　4.2.2 Verilog HDL
　　4.2.3 Superlog
　　4.2.4 SystemC
　4.3 各種HDL語言的體系結構和設計方法
　　4.3.1 SystemC
　　4.3.2 Superlog
　　4.3.3 Verilog和VHDL在各方面的比較
　4.4 目前可取的可行策略和方式
　4.5 未來發(fā)展和技術方向
　4.6 國內(nèi)發(fā)展的戰(zhàn)略選擇
　4.7 特點
　4.8 VHDL設計流程
　4.9 小結
第5章 VHDL程序的基本結構
　5.1 實體
　5.2 構造體及其子結構描述
　　5.2.1 構造體
　　5.2.2 VHDL子結構描述
　5.3 庫與包集合及配置
　　5.3.1 庫（Library）
　　5.3.2 包集合（Package）
　　5.3.3 配置（Configuration）
　5.4 小結
第6章 用Quartus II設計常用電路
　6.1 組合邏輯電路設計
　　6.1.1 用VHDL描述的譯碼器
　　6.1.2 用VHDL描述的編碼器
　　6.1.3 乘法器
　6.2 時序邏輯電路設計
　　6.2.1 D觸發(fā)器（DFF）
　　6.2.2 寄存器和鎖存器
　　6.2.3 分頻器
　6.3 存儲器設計
　　6.3.1 ROM只讀存儲器
　　6.3.2 隨機存儲器RAM
　　6.3.3 FIFO
　6.4 有限狀態(tài)機
　　6.4.1 有限狀態(tài)機的描述
　　6.4.2 狀態(tài)機的應用設計舉例--空調(diào)控制系統(tǒng)有限狀態(tài)
　6.5 基于Quartus II的其他設計示例
　　6.5.1 雙向數(shù)據(jù)總線--利用三態(tài)門構造
　　6.5.2 鎖相環(huán)路（PLL）
　6.6 小結
第7章 基于Quartus II的數(shù)字電路系統(tǒng)設計
　7.1 實例一 按鍵去抖動設計
　7.2 實例二 單片機和FPGA接口邏輯設計
　7.3 實例三 交通控制燈
　　7.3.1 設計要求
　　7.3.2 設計說明
　　7.3.3 設計模塊
　7.4 實例四 數(shù)字秒表的設計
　　7.4.1 設計要求（秒表的功能描述）
　　7.4.2 模塊功能劃分
　　7.4.3 設計實現(xiàn)、仿真波形和說明
　　7.4.4 秒表顯示模塊
　7.5 實例五 鬧鐘系統(tǒng)的設計
　　7.5.1 鬧鐘系統(tǒng)的設計要求及設計思路
　　7.5.2 鬧鐘系統(tǒng)的譯碼器的設計
　　7.5.3 鬧鐘系統(tǒng)的移位寄存器的設計
　　7.5.4 鬧鐘系統(tǒng)的鬧鐘寄存器和時間計數(shù)器的設計
　　7.5.5 鬧鐘系統(tǒng)的顯示驅動器的設計
　　7.5.6 鬧鐘系統(tǒng)的分頻器的設計
　　7.5.7 鬧鐘系統(tǒng)的整體組裝
　7.6 實例六 數(shù)字密碼鎖設計
　　7.6.1 設計要求
　　7.6.2 輸入、輸出端口描述
　　7.6.3 模塊劃分
　　7.6.4 設計VHDL源程序
　7.7 實例七 數(shù)字出租車計費器設計
　　7.7.1 設計說明
　　7.7.2 頂層設計
　　7.7.3 功能子模塊設計
　7.8 實例八 IIC總線通信接口
　　7.8.1 設計說明
　　7.8.2 VHDL設計源程序
　　7.8.3 時序仿真結果及說明
第8章 MC8051單片機設計
　8.1 MC8051單片機電路設計概述
　　8.1.1 主要設計特色
　　8.1.2 8051總體結構和設計文件說明
　　8.1.3 各個模塊說明
　8.2 MC8051程序包
　8.3 MC8051內(nèi)核的設計
　8.4 定時計數(shù)器模塊
　8.5 串口模塊
　8.6 控制模塊
　8.7 算術邏輯模塊
　8.8 小結
附錄
　附錄A VHDL快速查閱
　　A-1 保留字
　　A-2 VHDL語法參考
　附錄B 標準邏輯包（Standard Logic Package）
　附錄C VHDL學習資源
參考文獻