EDA技術(shù)與VHDL（第2版）

定　價(jià)：￥33.00

作　者：	潘松、黃繼業(yè)
出版社：	清華大學(xué)出版社
叢編項(xiàng)：	高等學(xué)校電子科學(xué)與工程教材
標(biāo)　簽：	Protel/EDA

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ISBN：	9787302143574	出版時(shí)間：	2007-01-01	包裝：	平裝
開本：	16	頁數(shù)：	401	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書系統(tǒng)地介紹了EDA技術(shù)和VHDL硬件描述語言，將VHDL的基礎(chǔ)知識(shí)、編程技巧和實(shí)用方法與實(shí)際工程開發(fā)技術(shù)在先進(jìn)的EDA設(shè)計(jì)平臺(tái)——Quartus Ⅱ上很好地結(jié)合起來，使讀者能通過本書的學(xué)習(xí)迅速了解并掌握EDA技術(shù)的基本理論和工程開發(fā)實(shí)用技術(shù)，并為后續(xù)的深入學(xué)習(xí)和發(fā)展打下堅(jiān)實(shí)的理論與實(shí)踐基礎(chǔ)。.依據(jù)高校課堂教學(xué)和實(shí)驗(yàn)操作的規(guī)律與要求，并以提高學(xué)生的實(shí)際工程設(shè)計(jì)能力和自主創(chuàng)新能力為目的，全書內(nèi)容作了恰當(dāng)?shù)木幣?，共?個(gè)部分：EDA技術(shù)的概述；FPGA／CPLD器件的結(jié)構(gòu)原理；VHDL實(shí)用技術(shù)；Quartus Ⅱ及IP核的詳細(xì)使用方法；基于VHDL的16位CPU設(shè)計(jì)技術(shù)；基于MATLAB和DSP Builder平臺(tái)的詳細(xì)的EDA設(shè)計(jì)技術(shù)和大量實(shí)用系統(tǒng)設(shè)計(jì)示例。除個(gè)別章節(jié)外，各章都安排了相應(yīng)的習(xí)題和針對(duì)性強(qiáng)的實(shí)驗(yàn)和設(shè)計(jì)示例。書中列舉的VHDL示例，都經(jīng)編譯通過或經(jīng)硬件測(cè)試。..本書主要面向高等院校本、專科EDA技術(shù)和VHDL語言基礎(chǔ)課，推薦作為電子工程、通信、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用技術(shù)、電子對(duì)抗、儀器儀表、數(shù)字信號(hào)或圖像處理等學(xué)科專業(yè)與相關(guān)的實(shí)驗(yàn)指導(dǎo)課的授課教材或主要參考書，同時(shí)也可作為電子設(shè)計(jì)競(jìng)賽、FPGA開發(fā)應(yīng)用的自學(xué)參考書。對(duì)于授課教師還能獲贈(zèng)本書CAI教學(xué)課件與實(shí)驗(yàn)指導(dǎo)課件。...

作者簡(jiǎn)介

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圖書目錄

第1章　概述
1.1 電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展
1.2 電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象
1.3 VHDL
1.4 EDA的優(yōu)勢(shì)
1.5 面向FPGA的開發(fā)流程
1.6 QuartusⅡ概述
1.7 IP核
1.8 EDA技術(shù)的發(fā)展趨勢(shì)

第2章　PLD硬件特性與編程技術(shù)
2.1 PLD概述
2.2 低密度PLD可編程原理
2.3 CPLD的結(jié)構(gòu)與可編程原理　
2.4 FPGA的結(jié)構(gòu)與可編程原理
2.5 硬件測(cè)試技術(shù)
2.6 FPGA/CDLD產(chǎn)品概述
2.7 編程與配置

第3章　VHDL基礎(chǔ)
3.1 VHDL基本語法
3.2 時(shí)序電路描述
3.3 全加器的VHDL描述
3.4 計(jì)數(shù)器設(shè)計(jì)
3.5 一般計(jì)數(shù)器的VHDL設(shè)計(jì)方法
3.6 數(shù)據(jù)對(duì)象
3.7 IF語句概述
3.8 進(jìn)程語句歸納
3.9 并行賦值語句概述
3.10 雙向和三態(tài)電路信號(hào)賦值
3.11 仿真延時(shí)

第4章　QuartusⅡ使用方法
4.1 QuartusⅡ設(shè)計(jì)流程
4.2 嵌入式邏輯分析儀
4.3 編輯SignalTapⅡ的觸發(fā)信號(hào)
4.4 LPM_ROM宏模塊使用
4.5 In-System Memory Content Editor應(yīng)用
4.6 LPM_RAM/FIFO的定制與應(yīng)用
4.7 LPM嵌入式鎖相環(huán)調(diào)用
4.8 IP核NCO使用方法
4.9 原理圖設(shè)計(jì)方法
4.10 流水線乘法器的混合輸入設(shè)計(jì)

第5章　VHCL狀態(tài)機(jī)
7.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語句
7.2 Moore狀態(tài)機(jī)
7.3 Mealy狀態(tài)機(jī)
7.4 狀態(tài)編碼
7.5 非法狀態(tài)處理

第6章 16位CISC CPU設(shè)計(jì)
6.1 頂層系統(tǒng)設(shè)計(jì)
6.2 CPU基本部件設(shè)計(jì)
6.3 CPU的時(shí)序仿真與實(shí)現(xiàn)
6.4 應(yīng)用程序設(shè)計(jì)實(shí)例

第7章 VHDL語句
7.1 順序語句
7.2 并行語句
7.3 屬性描述與定義語句
7.4 直接數(shù)字合成器設(shè)計(jì)
7.5 等精度頻率/相位計(jì)設(shè)計(jì)

第8章 VHDL結(jié)構(gòu)
8.1 VHDL實(shí)體
8.2 VHDL結(jié)構(gòu)體
8.3 VHDL子程序
8.4 VHDL庫(kù)
8.5 VHDL程序包
8.6 VHDL配置
8.7 VHDL文字規(guī)則
8.8 VHDL數(shù)據(jù)類型
8.9 VHDL操作符
8.10 VGA彩條信號(hào)顯示控制器設(shè)計(jì)
8.11 VGA圖像顯示控制器設(shè)計(jì)

第9章 DSP Builder設(shè)計(jì)初步
9.1 MATLAB/DSP Builder及其設(shè)計(jì)流程
9.2 正弦信號(hào)發(fā)生器設(shè)計(jì)
9.3 DSP Builder層次化設(shè)計(jì)
9.4 基于DSP Builder 的DDS設(shè)計(jì)
9.5 數(shù)字編碼與譯碼器設(shè)計(jì)
9.6 硬件環(huán)HIL仿真設(shè)計(jì)
9.7 DSP Builder的狀態(tài)機(jī)設(shè)計(jì)

第10章 DSP Builder設(shè)計(jì)深入
10.1 FIR數(shù)字濾波器設(shè)計(jì)
10.2 VHDL模塊插入仿真與設(shè)計(jì)
10.3 正交幅度調(diào)制與解調(diào)模型設(shè)計(jì)
10.4 NCO IP核應(yīng)用
10.5 基于IP的數(shù)字編譯碼器設(shè)計(jì)

參考文獻(xiàn)