ASIC芯片設(shè)計：從實踐到提高

定　價：￥26.00

作　者：	池雅慶、廖峰、劉毅
出版社：	中國電力出版社
叢編項：
標　簽：	設(shè)計

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ISBN：	9787508353784	出版時間：	2007-06-01	包裝：	平裝
開本：	0開	頁數(shù)：	236	字數(shù)：

內(nèi)容簡介

　　本書結(jié)合具體的實例，對ASIC芯片設(shè)計開發(fā)的整個流程及各個階段所使用的EDA工具進行了系統(tǒng)地介紹。全書共8章，分為4個部分：第1部分介紹了ASIC的基礎(chǔ)知識和目前廣泛應(yīng)用的EDA工具；第2部分分別介紹了兩種常用的集成電路設(shè)計語言Verilog HDL和VHDL；第3部分詳細地闡述了ASIC設(shè)計的仿真驗證及綜合技術(shù)；第4部分主要介紹了布局布線技術(shù)。本書既闡述了ASIC設(shè)計的基本理論，又結(jié)合實際的工程項目，給出了一些具體的例子，適合初學(xué)ASIC開發(fā)的技術(shù)人員閱讀，也可作為高等院校相關(guān)專業(yè)本科生和研究生學(xué)習(xí)ASIC系統(tǒng)開發(fā)的參考書。

作者簡介

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圖書目錄

叢書序
前言
第1章 ASIC簡介
1.1 ASIC的發(fā)展
1.2 ASIC的類型
1.3 ASIC設(shè)計流程
第2章常用EDA工具的使用方法
2.1 FPGA設(shè)計工具——QuartusⅡ
2.2 FPGA設(shè)計軟件——ISE
2.3 ModeslSim仿真工具
2.4 高效綜合軟件——Synplify/Synplify Pro
2.5 Synopsys綜合工具——Design Compiler（DC）
2.6 Cadence仿真工具——NC-Verilog
第3章 Verilog HDL語言基礎(chǔ)
3.1 Verilog HDL的基本結(jié)構(gòu)
3.2 數(shù)據(jù)類型
3.3 參數(shù)定義、宏替換及模擬時間單位的定標
3.4 操作符
3.5 Verilog HDL行為描述
3.6 Verilog HDL結(jié)構(gòu)描述
3.7 Verilog HDL的編碼風格
3.8 實例分析
第4章 VHDL語言基礎(chǔ)
4.1 VHDL程序結(jié)構(gòu)
4.2 VHDL語言要素及其分類
4.3 VHDL語法基礎(chǔ)
4.4 實例分析
第5章驗證技術(shù)
5.1 驗證的策略和手段
5.2 構(gòu)建測試平臺（Testbench）
5.3 仿真技術(shù)
5.4 靜態(tài)時序分析（STA）
5.5 實例分析
第6章綜合技術(shù)
第7章 FPGA驗證技術(shù)
第8章 ASIC版圖設(shè)計技術(shù)