基于FPGA的嵌入式系統(tǒng)設(shè)計

第1章 概述
　1.1 EDA技術(shù)及其特征
　　1.1.1 EDA技術(shù)基本概念
　　1.1.2 EDA技術(shù)實現(xiàn)目標(biāo)
　　1.1.3 EDA技術(shù)的特征
　　1.1.4 EDA的基本工具
　1.2 EDA技術(shù)的發(fā)展歷程
　1.3 FPGA與CPLD簡介
　　1.3.1 引言
　　1.3.2 早期的PLD
　　1.3.3 CPLD簡介
　　1.3.4 FPGA簡介
　　1.3.5 其他類型的FPGA和PLD
　　1.3.6 選擇CPLD還是FPGA?
　1.4 EDA技術(shù)中幾個重要的概念
第2章 常用的FPGA與嵌入式系統(tǒng)器件
　2.1 PLD廠商概述
　2.2 Altera公司器件
　　2.2.1 主流PLD產(chǎn)品
　　2.2.2 主流FPGA產(chǎn)品
　　2.2.3 FPGA配置芯片
　　2.2.4 NoisⅡ軟處理器
　2.3 Xilinx公司器件
　　2.3.1 主流PLD產(chǎn)品
　　2.3.2主流FPGA產(chǎn)品
　2.4 Lattice公司器件
　　2.4.1 主流PLD產(chǎn)品
　　2.4.2 主流FPGA產(chǎn)品
　　2.4.3 數(shù)?；旌袭a(chǎn)品
　2.5 Actel公司器件
　2.6 QuickLogic公司器件
第3章 硬件描述教程
　3.1 HDL的現(xiàn)狀與發(fā)展
　　3.1.1 HDL發(fā)展?fàn)顩r
　　3.1.2 幾種代表性的HDL語言
　　3.1.3 各種HDL的體系結(jié)構(gòu)和設(shè)計方法
　　3.1.4 目前可取可行的策略和方式
　　3.1.5 國內(nèi)發(fā)展的戰(zhàn)略選擇
　3.2 Verilog語言
　　3.2.1 Verilog語言要素
　　3.2.2 Verilog表達式
　　3.2.3 模塊
　　3.2.4 延遲
　　3.2.5 數(shù)據(jù)流描述方式
　　3.2.6 結(jié)構(gòu)化描述方式
　　3.2.7 混合設(shè)計描述方式
　　3.2.8 設(shè)計模擬
　　3.2.9 行為描述方式
　3.3 VHDL
　　3.3.1 VHDL的基本結(jié)構(gòu)
　　3.3.2 VHDL的設(shè)計實體
　　3.3.3 VHDL中的對象和數(shù)據(jù)類型
　　3.3.4 行為描述
　　3.3.5 結(jié)構(gòu)描述
　3.4 Vetilog與VHDL比較
　3.5 HDL編程風(fēng)格
　　3.5.1 文件頭和修訂列表
　　3.5.2 命名規(guī)則
　　3.5.3 HDL編碼指導(dǎo)
　　3.5.4 Verilog編碼指導(dǎo)原則
　　3.5.5 VHDL代碼指導(dǎo)原則
第4章 FPGA設(shè)計工具介紹
　4.1 QuartusⅡ綜合IDE的使用
　　4.1.1 頂層VHDL文件設(shè)計
　　4.1.2 正弦信號數(shù)據(jù)ROM定制
　4.2 DSP Builder設(shè)計向?qū)?br />　　4.2.1 可控正弦信號發(fā)生器設(shè)計
　　4.2.2 MATLAB窗口使用嵌入式邏輯分析儀SignalTapⅡ(自動設(shè)計流程)
　4.3 使用ModelSim進行設(shè)計仿真
　　4.3.1 啟動ModelSim
　　4.3.2 建立仿真工程項目
　　4.3.3 編輯仿真
　　4.3.4 裝載仿真模塊和仿真庫
　　4.3.5 執(zhí)行仿真
第5章 FPGA與嵌入式系統(tǒng)
　5.1 嵌人式系統(tǒng)的定義與發(fā)展歷史
　　5.1.1 現(xiàn)代計算機的技術(shù)發(fā)展
　　5.1.2 嵌入式系統(tǒng)的定義與特點
　　5.1.3 嵌入式系統(tǒng)的獨立發(fā)展道路
　　5.1.4 嵌入式系統(tǒng)的兩種應(yīng)用模式
　5.2 嵌入式系統(tǒng)的基本特征
　　5.2.1 嵌入式系統(tǒng)工業(yè)是不可壟斷的高度分散的工業(yè)
　　5.2.2 嵌入式系統(tǒng)具有的產(chǎn)品特征
　　5.2.3 嵌入式系統(tǒng)軟件的特征
　　5.2.4 嵌入式系統(tǒng)需要專用開發(fā)工具和環(huán)境
　　5.2.5 嵌入式系統(tǒng)軟件需要RTOS開發(fā)平臺
　5.3 嵌入式系統(tǒng)的基本組成
　5.4 嵌入式處理器的分類
　　5.4.1 嵌入式微處理器
　　5.4.2 嵌入式微控制器
　　5.4.3 嵌入式DSP處理器
　　5.4.4 嵌入式片上系統(tǒng)
　　5.4.5 RTOS
　5.5 FPGA在嵌入式系統(tǒng)中的地位和作用
　　5.5.1 在FPGA中實現(xiàn)RISC處理器內(nèi)核
　　5.5.2 在FPGA中實現(xiàn)高速DSP算法
　　5.5.3 在FPGA中嵌入ASIC模塊
　　5.5.4 在FPGA中實現(xiàn)數(shù)字IP Core
　5.6 基于FPGA的嵌入式系統(tǒng)設(shè)計方法
第6章 IP內(nèi)核復(fù)用與SoC和SOPC
　6.1 IP內(nèi)核基本概念與現(xiàn)狀
　　6.1.1 IP內(nèi)核基本概念
　　6.1.2 IP內(nèi)核產(chǎn)業(yè)的三類主體
　　6.1.3 設(shè)計復(fù)用相關(guān)的組織
　　6.1.4 IP內(nèi)核的現(xiàn)狀
　6.2 Soc單片系統(tǒng)
　　6.2.1 CoreConnect總線
　　6.2.2 AMBA總線
　　6.2.3 Wishbone總線
　6.3 SOPC及其技術(shù)
　　6.3.1 基于FPGA嵌入IP硬核的SOPC系統(tǒng)
　　6.3.2 基于FPGA嵌入IP軟核的SOPC系統(tǒng)
　　6.3.3 基于HardCopy技術(shù)的SOPC系統(tǒng)
　6.4 基于FPGA和SOPC技術(shù)的處理器
　6.5 基于FPGA和SOPC技術(shù)的DSP
　6.6 FFT MegaCore核函數(shù)
　　6.6.1 FFT MegaCore核函數(shù)簡介
　　6.6.2 FFT MegaCore核函數(shù)的應(yīng)用
　　6.6.3 FFT MegaCore核函數(shù)規(guī)范
第7章 簡化RISC CPU設(shè)計
　7.1 RISC CPU結(jié)構(gòu)
　　7.1.1 時鐘發(fā)生器
　　7.1.2 指令寄存器
　　7.1.3 累加器
　　7.1.4 算術(shù)運算器
　　7.1.5 數(shù)據(jù)控制器
　　7.1.6 地址多路器
　　7.1.7 程序計數(shù)器
　　7.1.8 狀態(tài)控制器
　　7.1.9 外圍模塊
　7.2 RISC CPU尋址方式和指令系統(tǒng)
　7.3 RISC CPU模塊的調(diào)試
　　7.3.1 RISC CPU模塊的前仿真
　　7.3.2 RISC CPU模塊的綜合
　　7.3.3 RISC CPU模塊的優(yōu)化與布局布線
第8章 Nios嵌入式系統(tǒng)開發(fā)向?qū)?br />　8.1 Nios軟硬件開發(fā)流程
　8.2 Nios硬件開發(fā)流程
　　8.2.1 新建SOPC設(shè)計項目
　　8.2.2 基本SOPC系統(tǒng)介紹
　　8.2.3 加入Nios CPU Core
　　8.2.4 加入boot-monitor-rom
　　8.2.5 加入UART
　　8.2.6 加入Timer
　　8.2.7 加入Button PIO
　　8.2.8 加入Led PIO
　　8.2.9 加入數(shù)碼管PIO
　　8.2.10 加入Avalon三態(tài)總線橋
　　8.2.11 加入SRAM
　　8.2.12 加入Flash
　　8.2.13 Flash ROM鎖定地址
　　8.2.14 調(diào)整所有存儲器的地址
　8.3 SOPC整體系統(tǒng)生成
　8.4 Nios硬件系統(tǒng)生成
　　8.4.1 設(shè)置編譯SOlPC系統(tǒng)
　　8.4.2 下載完成
　8.5 MicroC／OS-Ⅱ在NiOs上的移植
　　8.5.1 MicroC／OS-Ⅱ簡介
　　8.5.2 MicroC／OS-Ⅱ的移植
　　8.5.3 NioS處理器
　　8.5.4 移植工作
　　8.5.5 內(nèi)核測試
　8.6 Nios軟核處理器的uClinux的移植
　　8.6.1 引導(dǎo)程序U?boOt的移植
　　8.6.2 uClinux移植
第9章 NiosⅡ與嵌入式操作系統(tǒng)移植
　9.1 NiosⅡ簡介
　　9.1.1 NiosⅡ處理器的特點
　　9.1.2 NiosⅡ處理器的優(yōu)點
　　9.1.3 NicsⅡ處理器的系統(tǒng)組成
　9.2 NiosⅡ快速入門
　　9.2.1 建立NioSⅡ系統(tǒng)
　　9.2.2 編寫程序
　　9.2.3 編譯整個項目
　　9.2.4 下載與測試
　9.3 在NiosⅡ上運行MicroC／OS-Ⅱ程序
　　9.3.1 軟硬件要求
　　9.3.2 軟硬件設(shè)計文件
　　9.3.3 MicroC／OSⅡ工程設(shè)計
第10章 PieoBlaze處理器IP Core的原理與應(yīng)用
　10.1 概述
　10.2 PicoBlaze原理與結(jié)構(gòu)分析
　10.3 PicoBlaze的指令集和調(diào)試器
　10.4 PicoBlaze的應(yīng)用系統(tǒng)設(shè)計
第11章 FPGA在嵌入式系統(tǒng)應(yīng)用中的配置
　11.1 配置的基本概念
　　11.1.1 FPGA配置的必要性
　　11.1.2 FPGA配置種類
　　11.1.3 FPGA器件的配置方式和配置文件
　11.2 PS配置
　　11.2.1 PS配置基本概念
　　11.2.2 配置電路結(jié)構(gòu)和原理
　　11.2.3 軟件設(shè)計
　11.3 采用單片機的配置方法
　　11.3.1 PLD的配置原理
　　11.3.2 用WINBOND78E58單片機配置PLD
　11.4 基于EPM7128的主動和被動配置
　　11.4.1 時鐘驅(qū)動模塊設(shè)計
　　11.4.2 地址指針模塊
　　11.4.3 移位寄存器模塊
　　11.4.4 數(shù)據(jù)計數(shù)器模塊
　　11.4.5 復(fù)位計數(shù)器模塊
　　11.4.6 配置控制器模塊
第12章 嵌入式系統(tǒng)FPGA同步設(shè)計
　12.1 建立時間與保持時間
　12.2 如何提高同步系統(tǒng)中的工作時鐘
　　12.2.1 通過改變走線的方式來減小延時
　　12.2.2 通過拆分組合邏輯的方法來減小延時
　　12.2.3 不同時鐘域之間的同步
　12.3 FPGA內(nèi)部時鐘處理的常見設(shè)計方法
　　12.3.1 倍頻
　　12.3.2 分頻
　　12.3.3 Xilinx器件、Altera器件對差分時鐘輸入的不同處理
　12.4 案例一：異步FIFO的設(shè)計
　　12.4.1 異步FIFO的設(shè)計原理
　　12.4.2 采用格雷碼進行異步FIFO的設(shè)計
　　12.4.3 異步FIFO的結(jié)構(gòu)組成
　　12.4.4 異步FIFO的HDL實現(xiàn)
　　12.4.5 異步FIFO的仿真與RTL級電路結(jié)構(gòu)
　12.5 案例二：交織器與反交織器的設(shè)計
　　12.5.1 交織的基本思想
　　12.5.2 矩陣轉(zhuǎn)置法交織
　　12.5.3 采用FSM設(shè)計交織器
　　12.5.4 影響交織器時鐘因素的探討
　　12.5.5 交織器的mL實現(xiàn)
　　12.5.6 交織器的仿真與RTL電路結(jié)構(gòu)
參考文獻