EDA技術(shù)應(yīng)用（第二版）

第1章 緒論
1.1 關(guān)于本課程
1.2 Protel 99 SE軟件介紹
1.2.1 Protel 99 SE的組成
1.2.2 Protel 99 SE的特性
1.3 Multisim V7軟件介紹
1.4 可編程邏輯器件技術(shù)介紹
第2章 應(yīng)用Protel 99 SE 設(shè)計電路原理圖
2.1 概述
2.1.1 Protel 99 SE的主要功能和特性
2.1.2 Protel 99 SE 基礎(chǔ)知識
2.2 Protel 99 SE基本操作
2.2.1 Protel 99 SE的啟動
2.2.2 Protel 99 SE的關(guān)閉
2.2.3 設(shè)計數(shù)據(jù)庫文件操作
2.2.4 設(shè)計管理器
2.3 Protel 99 SE原理圖初步
2.3.1 新建原理圖文件
2.3.2 進(jìn)入Protel 99 SE原理圖設(shè)計環(huán)境
2.3.3 設(shè)計環(huán)境設(shè)置
2.4 原理圖設(shè)計（基礎(chǔ)篇）
2.4.1 原理圖設(shè)計對象
2.4.2 原理圖設(shè)計流程
2.4.3 一些常用快捷鍵
2.5 原理圖設(shè)計（提高篇）
2.5.1 層次電路圖設(shè)計
2.5.2 元件庫編輯
本章小結(jié)
技能訓(xùn)練
第3章 應(yīng)用Protel 99 SE設(shè)計電路板圖
3.1 概述
3.2 知識基礎(chǔ)
3.2.1 進(jìn)入Protel 99 SE電路板設(shè)計環(huán)境
3.2.2 電路板設(shè)計管理器
3.2.3 電路板設(shè)計環(huán)境設(shè)置
3.3 電路板設(shè)計步驟（基礎(chǔ)篇）
3.3.1 規(guī)劃電路板
3.3.2 網(wǎng)絡(luò)表的調(diào)入與編輯
3.3.3 設(shè)計規(guī)則
3.3.4 元件自動布局
3.3.5 自動布線與清除布線
3.4 電路板設(shè)計步驟（提高篇）
3.4.1 電路板設(shè)計的一般原則
3.4.2 人工設(shè)計電路板
3.4.3 元件封裝圖的設(shè)計與修改
3.4.4 電路板后圖處理
本章小結(jié)
技能訓(xùn)練
第4章 Multisim 電路仿真軟件的應(yīng)用
4.1 概述
4.2 知識基礎(chǔ)
4.2.1 EWB與 Multisim
4.2.2 Multisim V7基本界面
4.3 電路原理圖的建立
4.3.1 定制電路原理圖工作界面
4.3.2 元件與元件庫
4.3.3 創(chuàng)建電路原理圖的基本操作
4.4 電路仿真與分析方法
4.4.1 虛擬儀器使用
4.4.2 基本分析方法
4.4.3 Multisim分析結(jié)果的顯示處理
4.5 Multisim的后處理功能
4.5.1 后處理器的使用
4.5.2 報告
4.5.3 仿真信息的輸出方式
4.6 Multisim V7 應(yīng)用舉例
4.6.1 在三相交流電路中的應(yīng)用
4.6.2 在模擬電子技術(shù)中的應(yīng)用
4.6.3 在數(shù)字電子技術(shù)中的應(yīng)用
本章小結(jié)
技能訓(xùn)練
第5章 可編程邏輯器件
5.1 可編程邏輯器件概述
5.1.1 可編程邏輯器件的發(fā)展歷程
5.1.2 可編程邏輯器件的分類
5.2 復(fù)雜可編程邏輯器件（CPLD）
5.2.1 Altera 公司MAX7000系列
5.2.2 MAX7000系列器件編程
5.3 現(xiàn)場可編程門陣列（FPGA）
5.3.1 Altera公司FLEX10K系列
5.3.2 現(xiàn)場可編程門陣列的配置
本章小結(jié)
第6章 MAX+plus II設(shè)計軟件的應(yīng)用
6.1 軟件功能簡介
6.2 知識基礎(chǔ)
6.2.1 設(shè)計輸入
6.2.2 項目編譯與匹配
6.2.3 項目的仿真和定時分析
6.2.4 器件編程下載
6.3 可編程邏輯常用設(shè)計輸入法介紹
6.3.1 原理圖設(shè)計輸入法
6.3.2 文本設(shè)計輸入（VHDL）法簡介
6.3.3 波形輸入法簡介
6.3.4 層次化設(shè)計輸入法簡介
6.4 基本應(yīng)用
6.4.1 項目設(shè)計輸入
6.4.2 項目編譯與適配
6.4.3 項目功能仿真與時序分析
6.4.4 引腳重新分配與定位
6.4.5 器件下載編程與硬件實現(xiàn)
本章小結(jié)
技能訓(xùn)練
第7章 硬件描述語言VHDL
7.1 概述
7.2 VHDL語言的基本結(jié)構(gòu)
7.2.1 VHDL程序結(jié)構(gòu)
7.2.2 實體
7.2.3 結(jié)構(gòu)體
7.3 VHDL的基本知識
7.3.1 關(guān)鍵字（保留字）
7.3.2 標(biāo)識符
7.3.3 數(shù)據(jù)對象
7.3.4 數(shù)據(jù)類型
7.3.5 運(yùn)算符
7.3.6 屬性
7.4 VHDL的主要描述語句
7.4.1 順序語句
7.4.2 并行語句
7.5 子程序、程序包、庫和配置
7.5.1 子程序
7.5.2 程序包
7.5.3 庫
7.5.4 配置
7.6 VHDL的設(shè)計舉例
7.6.1 VHDL的結(jié)構(gòu)描述方法
7.6.2 組合邏輯電路的設(shè)計
7.6.3 時序邏輯電路的設(shè)計
7.6.4 數(shù)字系統(tǒng)的層次化設(shè)計
7.7 Quartus Ⅱ軟件介紹
7.7.1 概述
7.7.2 Quartus Ⅱ設(shè)計流程介紹
7.7.3 應(yīng)用實例
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技能訓(xùn)練
參考文獻(xiàn)