VHDL與EDA技術(shù)入門速成

第1章　可重構(gòu)器件入門　
　1.1　可重構(gòu)器件的基本構(gòu)成和功能　
　　1.1.1　可重構(gòu)器件的分類　
　　1.1.2　PLD的基本構(gòu)成和功能　
　　1.1.3　PAD的基本構(gòu)成和功能　
　1.2　可重構(gòu)器件的結(jié)構(gòu)和重構(gòu)原理　
　　1.2.1　PLD的結(jié)構(gòu)　
　　1.2.2　PAD的結(jié)構(gòu)　
　　1.2.3　PLD的重構(gòu)原理　
　　1.2.4　PAD的重構(gòu)原理　
　1.3　可重構(gòu)器件的比較和選用　
第2章　硬件描述語(yǔ)言入門　
　2.1　VHDL編程入門　
　　2.1.1　VHDL程序設(shè)計(jì)模板　
　　2.1.2　程序語(yǔ)句運(yùn)用規(guī)則　
　　2.1.3　語(yǔ)句標(biāo)識(shí)符填寫方法　
　2.2　VHDL編程示范　
　　2.2.1　位全加器的分析　
　　2.2.2　位全加器的設(shè)計(jì)　
　　2.2.3　電子煙花的分析　
　　2.2.4　電子煙花的設(shè)計(jì)　
第3章　VHDL編程的實(shí)踐與提高　
　3.1　VHDL編程實(shí)踐　
　　3.1.1　實(shí)踐課題　
　　3.1.2　實(shí)踐課題答案　
　3.2　VHDL編程進(jìn)階　
　　3.2.1　關(guān)于設(shè)計(jì)模塊、實(shí)體和結(jié)構(gòu)體　
　　3.2.2　關(guān)于庫(kù)和程序包　
　　3.2.3　關(guān)于程序語(yǔ)句中的保留字　
　　3.2.4　關(guān)于程序語(yǔ)句中的表達(dá)式　
　　3.2.5　關(guān)于程序中的并行語(yǔ)句
　　3.2.6　關(guān)于程序中的順序語(yǔ)句　
　　3.2.7　關(guān)于程序包的自行設(shè)計(jì)方法　
　　3.2.8　關(guān)于子程序及子程序調(diào)用　
　　3.2.9　關(guān)于庫(kù)元件和參數(shù)化模塊的調(diào)用　
　　3.2.10　關(guān)于狀態(tài)機(jī)的設(shè)計(jì)　
　　3.2.11　關(guān)于寄存器的7種設(shè)計(jì)　
　　3.2.12　關(guān)于計(jì)數(shù)器的14種設(shè)計(jì)　
　3.3　VHDL程序的優(yōu)化　
　　3.3.1　一切都應(yīng)面向綜合　
　　3.3.2　程序都應(yīng)設(shè)法優(yōu)化　
　　3.3.3　表述注意避免混亂　
　　3.3.4　盡量遵守業(yè)界的習(xí)慣規(guī)定　
第4章　軟件轉(zhuǎn)換工具入門　
　4.1　MAX+PLUSⅡ軟件功能簡(jiǎn)介　
　　4.1.1　軟件基本功能　
　　4.1.2　主要菜單功能　
　　4.1.3　工具按鈕功能　
　　4.1.4　輸入方法簡(jiǎn)介　
　4.2　MAX+PLUSⅡ軟件操作方法　
　　4.2.1　項(xiàng)目的建立　
　　4.2.2　項(xiàng)目的編譯　
　　4.2.3　項(xiàng)目的校驗(yàn)　
　4.3　PAC_Designer軟件操作方法　
　　4.3.1　常規(guī)使用　
　　4.3.2　非常規(guī)增益設(shè)置　
　　4.3.3　宏庫(kù)的宏調(diào)用　
第5章　實(shí)驗(yàn)開發(fā)系統(tǒng)入門　
　5.1　實(shí)驗(yàn)開發(fā)系統(tǒng)的作用與原理　
　　5.1.1　GW48實(shí)驗(yàn)開發(fā)系統(tǒng)簡(jiǎn)介　
　　5.1.2　實(shí)驗(yàn)開發(fā)系統(tǒng)的作用　　　
　　5.1.3　實(shí)驗(yàn)開發(fā)系統(tǒng)的原理　
　5.2　實(shí)驗(yàn)開發(fā)系統(tǒng)的操作方法　
　　5.2.1　邏輯重構(gòu)文件的下載　
　　5.2.2　已重構(gòu)芯片的功能驗(yàn)證　
　5.3　自制EDA硬件實(shí)驗(yàn)板　
　　5.3.1　實(shí)驗(yàn)板的基本硬件配置　
　　5.3.2　基本硬件電路原理圖　
附錄　實(shí)踐課題答案　
　4-10線譯碼器VHDL程序　
　4位加法器VHDL程序　
參考文獻(xiàn)