基于Altera FPGA/CPLD的電子系統(tǒng)設(shè)計及工程實踐

第1章 可編程邏輯器件 1
1.1 可編程邏輯器件的發(fā)展歷程 1
1.2 Altera CPLD/FPGA 3
1.2.1 MAX系列 3
1.2.2 Cyclone器件系列——低成本的FPGA 4
1.2.3 Arria系列——高性價比FPGA 11
1.2.4 Stratix系列——高端FPGA 12
第2章 Quartus II 8.1軟件應(yīng)用基礎(chǔ) 15
2.1 Quartus II概述 15
2.2 Quartus II特性 16
2.2.1 Quartus II 7.2軟件特性 16
2.2.2 Quartus II 8.0的特點 17
2.2.3 Quartus II 8.0訂購版和網(wǎng)絡(luò)版軟件的區(qū)別 18
2.2.4 Quartus II 8.1的特點 20
2.3 Quartus II 8.1軟件系統(tǒng)的安裝和運行 21
2.3.1 Quartus II 8.1軟件系統(tǒng)配置 21
2.3.2 安裝過程 22
2.3.3 啟動運行和許可文件安裝 26
2.4 Quartus II 8.1軟件系統(tǒng)的用戶界面 28
2.4.1 標題欄 29
2.4.2 菜單欄 29
2.4.3 工具欄 33
2.4.4 工程導航器 33
2.4.5 狀態(tài)顯示窗口 33
2.4.6 消息顯示窗口 33
2.4.7 工程工作區(qū) 33
2.5 Quartus II軟件設(shè)計流程及方法 34
2.5.1 設(shè)計流程 34
2.5.2 設(shè)計方法和設(shè)計規(guī)劃 37
第3章 VHDL編程基礎(chǔ) 39
3.1 VHDL語言基本要素 39
3.1.1 文字規(guī)則 39
3.1.2 數(shù)據(jù)對象與數(shù)據(jù)類型 42
3.1.3 運算操作符與表達式 57
3.2 VHDL語言的基本結(jié)構(gòu) 61
3.2.1 基本結(jié)構(gòu) 61
3.2.2 實體 62
3.2.3 結(jié)構(gòu)體 64
3.2.4 庫和程序包 65
3.3 VHDL語言的基本語句 68
3.3.1 順序語句 68
3.3.2 并行語句 80
3.3.3 屬性定義與描述 92
3.4 VHDL語言的描述風格 95
3.4.1 行為描述風格 95
3.4.2 數(shù)據(jù)流描述風格 97
3.4.3 結(jié)構(gòu)描述風格 98
3.4.4 混合描述風格 99
第4章 Quartus II工程設(shè)計 101
4.1 基于原理圖的工程設(shè)計 101
4.2 基于VHDL語言的文本工程設(shè)計 121
4.3 基于狀態(tài)機的工程設(shè)計 133
4.4 基于LPM宏功能模塊的工程設(shè)計 141
4.5 基于混合模式的工程設(shè)計 152
第5章 FPGA工程經(jīng)典模塊實戰(zhàn) 161
5.1 分頻器的設(shè)計 161
5.1.1 二進制分頻器設(shè)計 161
5.1.2 偶數(shù)次分頻器設(shè)計 163
5.1.3 奇數(shù)次分頻器設(shè)計 164
5.1.4 占空比可調(diào)的分頻器設(shè)計 167
5.1.5 小數(shù)分頻器設(shè)計 169
5.2 序列檢測器的設(shè)計 171
5.2.1 設(shè)計原理 171
5.2.2 VHDL源程序 171
5.2.3 元件符號及端口說明 173
5.2.4 時序仿真結(jié)果 173
5.3 交通控制器的設(shè)計 178
5.3.1 設(shè)計原理 178
5.3.2 VHDL源程序 179
5.3.3 元件符號及端口說明 180
5.3.4 功能仿真結(jié)果 180
5.4 十進制計數(shù)器的設(shè)計 181
5.4.1 設(shè)計原理 181
5.4.2 VHDL源程序 181
5.4.3 元件符號及端口說明 182
5.4.4 時序仿真結(jié)果 182
5.5 LED分位譯碼電路的設(shè)計 184
5.5.1 設(shè)計原理 184
5.5.2 VHDL源程序 184
5.5.3 元件符號及端口說明 186
5.5.4 時序仿真圖 186
5.6 同步整形電路的設(shè)計 187
5.6.1 設(shè)計原理 187
5.6.2 VHDL源程序 188
5.6.3 元件符號及端口說明 189
5.6.4 時序仿真圖 189
第6章 基于FPGA的單片機外圍電路設(shè)計實例 192
6.1 去抖動電路的設(shè)計 192
6.1.1 設(shè)計原理 192
6.1.2 狀態(tài)轉(zhuǎn)換圖 192
6.1.3 去抖動電路的VHDL源程序 193
6.1.4 元件符號及端口說明 194
6.1.5 時序仿真結(jié)果 194
6.2 4×4矩陣鍵盤的設(shè)計 195
6.2.1 設(shè)計原理 196
6.2.2 VHDL源程序 197
6.2.3 元件符號及端口說明 199
6.2.4 時序仿真圖 199
6.3 并行ADC0809控制模塊的設(shè)計 199
6.3.1 設(shè)計原理 200
6.3.2 ADC0809控制模塊的VHDL源程序 201
6.3.3 元件符號及端口說明 203
6.3.4 時序仿真結(jié)果 204
6.4 串行DA TLC5615控制模塊設(shè)計 204
6.4.1 設(shè)計原理 205
6.4.2 VHDL源程序 206
6.4.3 元件符號及端口說明 209
6.4.4 時序仿真圖 209
6.5 UART控制器的設(shè)計 210
6.5.1 UART實現(xiàn)原理 210
6.5.2 UART各模塊實現(xiàn) 211
6.6 步進電機控制模塊的設(shè)計 217
6.6.1 設(shè)計原理 217
6.6.2 控制換相順序 217
6.6.3 控制步進電機的轉(zhuǎn)向 217
6.6.4 控制步進電機的速度 217
6.6.5 設(shè)計方框圖 218
6.6.6 VHDL源程序 218
6.6.7 元件符號及端口說明 219
6.6.8 時序仿真結(jié)果 220
6.7 4位簡單微處理器的設(shè)計 220
6.7.1 設(shè)計原理 220
6.7.2 各模塊設(shè)計 222
第7章 電子設(shè)計大賽實例——基于DDS的正弦信號發(fā)生器 229
7.1 DDS工作原理 229
7.2 DDS基本結(jié)構(gòu) 231
7.3 DDS設(shè)計思路 231
7.4 DDS正弦波發(fā)生器設(shè)計 232
7.5 圖解DDS實現(xiàn)過程 233
7.5.1 創(chuàng)建工程 233
7.5.2 新建VHDL源文件 236
7.5.3 編寫VHDL源程序 237
7.5.4 工程編譯 237
7.5.5 ROM定制 239
7.5.6 對設(shè)計進行仿真 245
7.5.7 引腳鎖定和下載 248
7.6 總結(jié)提高 249
7.6.1 LPM 249
7.6.2 存儲器設(shè)計中應(yīng)注意的問題 250
第8章 基于FPGA的視頻監(jiān)視系統(tǒng)設(shè)計 252
8.1 系統(tǒng)分析和模塊劃分 252
8.2 I2C控制模塊 254
8.2.1 I2C總線時序描述 254
8.2.2 I2C模塊設(shè)計 256
8.2.3 I2C模塊仿真結(jié)果 258
8.3 異步FIFO模塊 258
8.3.1 FIFO概述 258
8.3.2 異步FIFO模塊設(shè)計 259
8.3.3 仿真結(jié)果說明 262
8.4 SDRAM控制模塊 263
8.4.1 SDRAM概述 263
8.4.2 SDRAM控制器總體設(shè)計 264
8.4.3 SDRAM系統(tǒng)控制接口子模塊設(shè)計 265
8.4.4 CMD命令解析和命令響應(yīng)子模塊 268
8.4.5 數(shù)據(jù)通路子模塊 276
8.4.6 SDRAM控制器頂層模塊 277
8.4.7 仿真結(jié)果 284
8.5 VGA顯示控制模塊 285
8.5.1 VGA概述 285
8.5.2 VGA的時序 285
8.5.3 VGA控制模塊設(shè)計 286
8.5.4 時序仿真 288
8.6 系統(tǒng)小結(jié) 288
第9章 RoboCup大賽實踐——輪系碼盤反饋系統(tǒng)設(shè)計 289
9.1 足球機器人比賽概述 289
9.1.1 RoboCup聯(lián)合會 289
9.1.2 FIRA聯(lián)合會 289
9.1.3 機器人總體結(jié)構(gòu) 290
9.1.4 中型機器人技術(shù)要求 291
9.2 輪系碼盤工作特點 293
9.3 光電碼盤工作原理 294
9.4 碼盤抗抖電路設(shè)計 296
9.4.1 抖動原因 296
9.4.2 抗抖計數(shù)硬件設(shè)計 296
9.4.3 抗抖電路工作分析 297
9.5 鑒相模塊設(shè)計 298
9.6 測速模塊設(shè)計 299
9.6.1 測速工作原理 299
9.6.2 測速模塊設(shè)計實現(xiàn) 301
第10章 Nios快速體驗——直接用FPGA實現(xiàn)32位CPU 304
10.1 什么是SoPC和Nios 304
10.1.1 SoPC技術(shù) 304
10.1.2 什么是Nios軟核 305
10.2 所需軟件的安裝與配置 306
10.2.1 支持軟件說明 307
10.2.2 Nios II IDE安裝說明 308
10.3 先用為快——設(shè)計一個可調(diào)試的Nios最小系統(tǒng) 311
10.3.1 新建一個工程 311
10.3.2 系統(tǒng)管腳分配 313
10.3.3 定制一個簡單的32位處理器 314
10.3.4 在工程中使用Nios最小系統(tǒng) 321
10.3.5 選擇C/C++語言編寫Nios II應(yīng)用程序 322
10.3.6 編譯整個項目 324
10.3.7 下載與測試 325
10.4 Nios聯(lián)機調(diào)試技巧 326
10.5 SoPC Builder設(shè)置詳解 328
10.5.1 SoPC Builder主界面說明 328
10.5.2 CPU設(shè)置 329
10.5.3 On-Chip Memory配置 329
10.5.4 Flash Memory配置 330
10.5.5 基本I/O配置 330
10.5.6 UART串行通信接口配置 331
10.5.7 Interval Timer配置 332
10.5.8 Avalon三態(tài)總線配置 332
10.5.9 Nios系統(tǒng)地址分配配置 333
10.6 Nios系統(tǒng)的開發(fā)流程 334
10.7 跟我實踐 335
第11章 DSP Builder設(shè)計應(yīng)用 337
11.1 DSP Builder及其使用方法介紹 337
11.1.1 概述 337
11.1.2 設(shè)計流程 338
11.1.3 DSP Builder的安裝與使用 340
11.2 DSP Builder設(shè)計入門 342
11.2.1 建立調(diào)幅模塊電路模型 342
11.2.2 Simulink仿真電路模型 355
11.2.3 編譯以及配置下載 356
11.2.4 利用ModelSim進行RTL級仿真 365
11.2.5 在Quartus II工程文件中應(yīng)用設(shè)計模型 369
11.3 FIR濾波器設(shè)計與實現(xiàn) 371
11.3.1 FIR數(shù)字濾波器概述 371
11.3.2 FIR數(shù)字濾波器設(shè)計方法 372
11.3.3 FIR數(shù)字濾波器的DSP Builder設(shè)計 372
11.3.4 FIR數(shù)字濾波器的編譯以及ModelSim仿真 376
第12章 經(jīng)典第三方工具介紹與實踐 378
12.1 經(jīng)典綜合工具——Synplify Pro 378
12.1.1 Synplify Pro 8.1介紹 378
12.1.2 Synplify Pro 8.1安裝 379
12.1.3 使用方法1——Synplify Pro 8.1調(diào)用Quartus II 383
12.1.4 使用方法2——Quartus II調(diào)用Synplify Pro 8.1 387
12.1.5 綜合實踐舉例 389
12.2 經(jīng)典仿真工具——ModelSim 392
12.2.1 ModelSim介紹 392
12.2.2 ModelSim軟件安裝 394
12.2.3 ModelSim使用舉例 399
參考文獻 404