基于Xilinx ISE 的FPAG/CPLD設計與應用

第1章 聚焦Xilinx ISE
1.1 Xilinx公司及其產(chǎn)品介紹
1.1.1 Xilinx公司簡介
1.1.2 幾種CPLD系列芯片的特點
1.1.3 CoolRunnei系列的高級特性
1.1.4 主流FPGA產(chǎn)品
1.2 FPGA/CPLD基本結(jié)構(gòu)與實現(xiàn)原理
1.2.1 FPGA基本結(jié)構(gòu)與實現(xiàn)原理
1.2.2 CPLD基本結(jié)構(gòu)與實現(xiàn)原理
1.2.3 FPGA/CPLD性能特點差異
1.3 系統(tǒng)設計語言——VHDL基本概念與程序結(jié)構(gòu)
1.3.1 概述
1.3.2 VHDL程序基本結(jié)構(gòu)
1.4 HDL編碼風格及規(guī)則
1.4.1 編碼風格
1.4.2 HDL編碼指導
1.5 ISE基本操作
1.5.1 ISE的獲取
1.5.2 ISE的實現(xiàn)功能
1.5.3 ISE軟件運行硬件環(huán)境及安裝
1.5.4 ISE運行及主界面簡介
1.6 本章小結(jié)
1.7 思考與練習
第2章 基于VHDL語言的設計輸入
2.1 新建工程
2.2 手動新建源代碼
2.3 利用語言模板創(chuàng)建源代碼
2.4 本章小結(jié)
2.5 思考與練習
第3章 設計仿真
3.1 仿真基本概念
3.1.1 仿真類型
3.1.2 仿真的步驟
3.2 創(chuàng)建測試基準波形文件
3.3 使用Modelsim進行仿真
3.3.1 ModelSim仿真窗口綜述
3.3.2 在ISE集成環(huán)境中進行功能仿真
3.3.3 利用ModelSim進行時序仿真
3.4 本章小結(jié)
3.5 思考與練習
第4章 基于原理圖與狀態(tài)機的輸入
4.1 原理圖設計概述
4.1.1 頂層原理圖設計方法
4.1.2 底層原理圖設計方式
4.2 利用原理圖的設計方法
4.2.1 自頂向下的原理圖設計方法
4.2.2 自底向上的原理圖設計方法
4.3 實例化計數(shù)器
4.3.1 例化VHDL模塊
4.3.2 進行原理圖連線
4.3.3 給連線添加網(wǎng)絡名
4.3.4 給總線添加網(wǎng)絡名
4.3.5 添加I/O引腳標記
4.4 狀態(tài)機輸入工具——StateCAD
4.4.1 StateCAD簡介
4.4.2 StateCAD用戶界面
4.4.3 使用StateCAD設計狀態(tài)機
4.5 本章小結(jié)
4.6 思考與練習
第5章 綜合與設計實現(xiàn)
5.1 XST概述
5.1.1 XST屬性描述及設置方法
5.1.2 XST操作流程
5.2 設計實現(xiàn)
5.2.1 CPLD的設計實現(xiàn)
5.2.2 FPGA的設計實現(xiàn)
5.3 約束
5.3.1 創(chuàng)建UCF文件
5.3.2 UCF文件的語法說明
5.3.3 引腳和區(qū)域約束語法
5.3.4 PACE
5.4 IP Core簡介
5.4.1 Xilinx IP Core基本操作
5.4.2 DDS模塊IP Core的調(diào)用實例
5.5 本章小結(jié)
5.6 思考與練習
第6章 功耗分析與FPGA/CPLD配置
6.1 功耗評估工具——XPower
6.1.1 概述
6.1.2 XPower操作界面
6.1.3 功耗分析
6.2 基于ISE的硬件編程
6.2.1 iMPACT的用戶界面
6.2.2 利用iMPACT進行程序下載
6.3 本章小結(jié)
6.4 思考與練習
第7章 應用實例
7.1 VHDL數(shù)字邏輯電路設計試驗
7.2 實例一：模可變16位加法計數(shù)器
7.3 實例二：多倍次分頻器
7.4 實例三：奇偶校驗
7.5 實例四：數(shù)字頻率計VHDL程序與仿真
7.6 實例五：UART VHDL程序與仿真
7.7 實例六：電子時鐘VHDL程序與仿真
7.8 本章小結(jié)
7.9 思考與練習
參考文獻