Verilog HDL與CPLD/FPGA項(xiàng)目開發(fā)教程

定　價(jià)：￥25.00

作　者：	聶章龍，張靜主編
出版社：	機(jī)械工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽：	軟件工程/開發(fā)項(xiàng)目管理

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ISBN：	9787111313656	出版時(shí)間：	2010-09-01	包裝：	平裝
開本：	16開	頁數(shù)：	218	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《Verilog HDL與CPLD/FPGA項(xiàng)目開發(fā)教程》以Altera公司的MAXII系列EPMl270T144C：5N為藍(lán)本闡述了基于CPLD／FPGA的數(shù)字系統(tǒng)設(shè)計(jì)方法，重點(diǎn)放在工程實(shí)踐能力和Verilog HDL硬件描述語言的編程開發(fā)能力方面。《Verilog HDL與CPLD/FPGA項(xiàng)目開發(fā)教程》按照基于工作過程的以“項(xiàng)目”為載體的教學(xué)模式的思路進(jìn)行編寫，“項(xiàng)目”的選取以直觀、生動(dòng)、有趣、實(shí)用為原則，并遵循由易到難、由簡(jiǎn)單到綜合的學(xué)習(xí)規(guī)律。全書共3章，第1章主要介紹CPLD／FPGA項(xiàng)目開發(fā)入門，包括CPLD／FPGA開發(fā)系統(tǒng)概述、0uartusⅡ開發(fā)環(huán)境的使用、Verilog HDL硬件描述語言編程基礎(chǔ)；第2章以13個(gè)單元項(xiàng)目為載體來介紹組合邏輯電路設(shè)計(jì)、時(shí)序邏輯電路設(shè)計(jì)和數(shù)字系統(tǒng)設(shè)計(jì)（如鍵盤、數(shù)碼管、液晶、點(diǎn)陣屏、音樂等外圍接口的驅(qū)動(dòng)）；第3章以電子時(shí)鐘、交通信號(hào)燈控制、串行通信、數(shù)字式競(jìng)賽搶答器4個(gè)綜合項(xiàng)目為載體，介紹用Verilog HDL硬件描述語言進(jìn)行綜合項(xiàng)目開發(fā)的一般步驟，使讀者在實(shí)踐中鍛煉編程、調(diào)試和創(chuàng)新能力，形成良好的編程風(fēng)格。附錄中給出了數(shù)字系統(tǒng)設(shè)計(jì)中的常見問題解析。《Verilog HDL與CPLD/FPGA項(xiàng)目開發(fā)教程》可作為高職高專電子工程、計(jì)算機(jī)、微電子、自動(dòng)控制等相關(guān)專業(yè)電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation，EDA）課程的教材，也可作為EDA初學(xué)者或工程技術(shù)人員的參考資料。

作者簡(jiǎn)介

暫缺《Verilog HDL與CPLD/FPGA項(xiàng)目開發(fā)教程》作者簡(jiǎn)介

圖書目錄

出版說明
　　前言
　　第1章 CPLD，F(xiàn)PGA項(xiàng)目開發(fā)入門
　　1.1 CPLD／FPGA開發(fā)系統(tǒng)概述
　　1.1.1 PLD的發(fā)展歷程及發(fā)展趨勢(shì)
　　1.1.2 CPLD／FPGA概述
　　1.1.3 CPLD／FPGA的結(jié)構(gòu)與原理
　　1.2 CPLD／FPGA器件識(shí)別
　　1.2.1 CPLD／FPGA產(chǎn)品概況
　　1.2.2 MAX系列產(chǎn)品的基本功能及編程方式
　　1.3 CCITCPLD／FPGA實(shí)驗(yàn)儀使用
　　1.3.1 實(shí)驗(yàn)儀結(jié)構(gòu)設(shè)計(jì)
　　1.3.2 熟悉實(shí)驗(yàn)儀的元器件
　　1.3.3 解析主控芯片EPMl270T144C5
　　1.3.4 了解實(shí)驗(yàn)儀的外圍接口及其引腳對(duì)應(yīng)關(guān)系
　　1.3.5 設(shè)計(jì)實(shí)驗(yàn)儀原理圖
　　1.3.6 設(shè)計(jì)Byte Blastel下載口
　　1.4 QuartusⅡ開發(fā)環(huán)境應(yīng)用
　　1.4.1 安裝QuartusIl7.2開發(fā)環(huán)境
　　1.4.2 設(shè)計(jì)三人表決器
　　1.5 Verilog HDL語言基礎(chǔ)應(yīng)用
　　1.5.1 認(rèn)識(shí)Verilog HDL語言基本結(jié)構(gòu)
　　1.5.2 辨別Verilog HDL語言數(shù)據(jù)類型
　　1.5.3 識(shí)別Verilog HDL語言運(yùn)算符及表達(dá)式
　　1.6 Verilog HDL語言實(shí)例設(shè)計(jì)
　　1.6.1 閃爍燈設(shè)計(jì)
　　1.6.2 流水燈設(shè)計(jì)
　　1.7 習(xí)題
　　
　　第2章基于CPLD，F(xiàn)PGA的單元項(xiàng)目開發(fā)
　　2.1 項(xiàng)目l設(shè)計(jì)基本邏輯門電路
　　2.2 項(xiàng)目2設(shè)計(jì)譯碼器
　　2.2.1 任務(wù)1設(shè)計(jì)3.8譯碼器
　　2.2.2 任務(wù)2設(shè)計(jì)八段LED數(shù)碼管譯碼電路
　　2.3 項(xiàng)目3編碼器和數(shù)據(jù)選擇器設(shè)計(jì)
　　2.3.1 任務(wù)l設(shè)計(jì)8-3優(yōu)先編碼器
　　2.3.2 任務(wù)2設(shè)計(jì)4.1數(shù)據(jù)選擇器
　　2.4 項(xiàng)目4觸發(fā)器設(shè)計(jì)
　　2.4.1 任務(wù)l觸發(fā)器概述
　　2.4.2 任務(wù)2識(shí)別基本觸發(fā)器
　　2.4.3 任務(wù)3識(shí)別觸發(fā)器的邏輯功能
　　2.4.4 任務(wù)4設(shè)計(jì)時(shí)鐘觸發(fā)器
　　2.4.5 任務(wù)5設(shè)計(jì)直接置位復(fù)位觸發(fā)器
　　2.4.6 任務(wù)6轉(zhuǎn)換不同邏輯功能的觸發(fā)器
　　2.5 項(xiàng)目5全加器設(shè)計(jì)
　　2.5.1 任務(wù)1設(shè)計(jì)一位全加器
　　2.5.2 任務(wù)2設(shè)計(jì)串行進(jìn)位加法器
　　2.5.3 任務(wù)3設(shè)計(jì)先行進(jìn)位加法器
　　2.5.4 任務(wù)4設(shè)計(jì)加減法器
　　2.6 項(xiàng)目6計(jì)數(shù)器設(shè)計(jì)
　　2.6.1 任務(wù)1設(shè)計(jì)二進(jìn)制計(jì)數(shù)器
　　2.6.2 任務(wù)2設(shè)計(jì)七進(jìn)制計(jì)數(shù)器
　　2.6.3 任務(wù)3采用異步置數(shù)和同步清零的方法設(shè)計(jì)七進(jìn)制計(jì)數(shù)器
　　2.7 項(xiàng)目7乘法器設(shè)計(jì)
　　2.7.1 任務(wù)1利用被乘數(shù)左移法設(shè)無符號(hào)乘法器
　　2.7.2 任務(wù)2利用部分積右移法設(shè)無符號(hào)乘法器
　　2.7.3 任務(wù)3設(shè)計(jì)帶符號(hào)乘法器
　　2.8 項(xiàng)目8除法器設(shè)計(jì)
　　2.8.1 任務(wù)1利用比較法設(shè)計(jì)除法器
　　2.8.2 任務(wù)2利用恢復(fù)余數(shù)法設(shè)計(jì)除法器
　　2.8.3 任務(wù)3利用不恢復(fù)余數(shù)法設(shè)計(jì)除法器
　　2.9 項(xiàng)目9鍵盤LED發(fā)光二極管應(yīng)用設(shè)計(jì)
　　2.9.1 任務(wù)1鍵盤LED發(fā)光二極管應(yīng)用之
　　2.9.2 任務(wù)2鍵盤LED發(fā)光二極管應(yīng)用之二
　　2.9.3 任務(wù)3鍵盤去抖動(dòng)設(shè)計(jì)
　　2.10 項(xiàng)目10靜、動(dòng)態(tài)LED發(fā)光二極管顯示
　　2.10.1 任務(wù)1靜態(tài)數(shù)碼管的顯示設(shè)計(jì)
　　2.10.2 任務(wù)2動(dòng)態(tài)數(shù)碼管顯示設(shè)計(jì)
　　2.11 項(xiàng)目11點(diǎn)陣LED顯示屏及其漢字顯示
　　2.11.1 任務(wù)1點(diǎn)陣LED顯示屏測(cè)試
　　2.11.2 任務(wù)2漢字顯示
　　2.12 項(xiàng)目12蜂鳴器應(yīng)用設(shè)計(jì)
　　2.12.1 任務(wù)1發(fā)出報(bào)警聲
　　2.12.2 任務(wù)2設(shè)計(jì)簡(jiǎn)易數(shù)字電子琴
　　2.12.3 任務(wù)3設(shè)計(jì)“梁祝”音樂片段
　　2.13 項(xiàng)目13LCD液晶顯示系統(tǒng)設(shè)計(jì)
　　2.13.1 任務(wù)1了解液晶顯示的基礎(chǔ)知識(shí)
　　2.13.2 任務(wù)2液晶屏滾動(dòng)顯示“www.ccit.is.cn”字符
　　2.14 習(xí)題
　　
　　第3章基于CPLD，F(xiàn)PGA的綜合項(xiàng)目開發(fā)
　　3.1 項(xiàng)目1基于VerilogHDL的數(shù)字時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)
　　3.1.1 任務(wù)1任務(wù)提出及設(shè)計(jì)分析
　　3.1.2 任務(wù)2分頻模塊設(shè)計(jì)
　　3.1.3 任務(wù)3校時(shí)模塊設(shè)計(jì)
　　3.1.4 任務(wù)4計(jì)時(shí)處理模塊設(shè)計(jì)
　　3.1.5 任務(wù)5報(bào)時(shí)模塊設(shè)計(jì)
　　3.1.6 任務(wù)6顯示模塊設(shè)計(jì)
　　3.1.7 任務(wù)7頂層模塊設(shè)計(jì)
　　3.1.8 任務(wù)8下載調(diào)試運(yùn)行
　　3.2 項(xiàng)目2基于VerilogHDL的交通信號(hào)燈模擬控制設(shè)計(jì)
　　3.2.1 任務(wù)1任務(wù)提出及設(shè)計(jì)分析
　　3.2.2 任務(wù)2初始化模塊設(shè)計(jì)
　　3.2.3 任務(wù)3分頻模塊設(shè)計(jì)
　　3.2.4 任務(wù)4控制A方向4盞燈亮火模塊設(shè)計(jì)
　　3.2.5 任務(wù)5控制B方向4盞燈亮滅模塊設(shè)計(jì)
　　3.2.6 任務(wù)6A、B方向各種燈剩余時(shí)間的顯示模塊設(shè)計(jì)
　　3.2.7 任務(wù)7頂層文件設(shè)計(jì)
　　3.2.8 任務(wù)8下載調(diào)試運(yùn)行
　　3.3 項(xiàng)目3UART異步串行通信設(shè)計(jì)
　　3.3.1 任務(wù)l串行通信基礎(chǔ)知識(shí)
　　3.3.2 任務(wù)2串行發(fā)送模塊設(shè)計(jì)
　　3.3.3 任務(wù)3串行接收模塊設(shè)計(jì)
　　3.4 項(xiàng)目4基于VerilogHDL的四路數(shù)字式競(jìng)賽搶答器設(shè)計(jì)
　　3.4.1 任務(wù)1任務(wù)提出及設(shè)計(jì)分析
　　3.4.2 任務(wù)2信號(hào)鎖存電路設(shè)計(jì)
　　3.4.3 任務(wù)3計(jì)分電路設(shè)計(jì)
　　3.4.4 任務(wù)4數(shù)碼管顯示電路設(shè)計(jì)
　　3.4.5 任務(wù)5頂層文件設(shè)計(jì)
　　3.4.6 任務(wù)6下載調(diào)試運(yùn)行
　　3.5 習(xí)題
　　附錄
　　附錄A Verilog HDL關(guān)鍵字
　　附錄B Quartusl L7.2支持的Verilog HDL數(shù)據(jù)類型和語句
　　附錄C 基于Verilog HDL的CPLD／FPGA設(shè)計(jì)常見問題解析
　　附錄D 高級(jí)語言的串行通信編程
　　參考文獻(xiàn)