FPGA/ASIC高性能數(shù)字系統(tǒng)設(shè)計

定　價：￥36.00

作　者：	李洪革編著
出版社：	電子工業(yè)出版社
叢編項：
標(biāo)　簽：	電能應(yīng)用

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ISBN：	9787121120701	出版時間：	2011-01-01	包裝：	平裝
開本：	16開	頁數(shù)：	328	字數(shù)：

內(nèi)容簡介

　　《FPGA/ASIC高性能數(shù)字系統(tǒng)設(shè)計》是高性能數(shù)字集成系統(tǒng)設(shè)計的基礎(chǔ)教材，作者從硬件描述語言Verilog HDL描述入手，重點闡述了高性能集成化數(shù)字電路的電路結(jié)構(gòu)、面積優(yōu)化、時序優(yōu)化、速度優(yōu)化、功耗優(yōu)化和可重構(gòu)設(shè)計等問題?！禙PGA/ASIC高性能數(shù)字系統(tǒng)設(shè)計》還給出了復(fù)雜數(shù)字系統(tǒng)的兩種實現(xiàn)方案FPGA/ASIC的具體實現(xiàn)方案。全書共分11章，主要包含復(fù)雜數(shù)字系統(tǒng)設(shè)計問題前瞻、Verilog HDL語言基礎(chǔ)、電路結(jié)構(gòu)優(yōu)化、狀態(tài)機及數(shù)據(jù)路徑、時序/時鐘域、低功耗、可重構(gòu)設(shè)計及其具體FPGA/ASIC設(shè)計實現(xiàn)方法。《FPGA/ASIC高性能數(shù)字系統(tǒng)設(shè)計》通過大量設(shè)計實例討論高性能設(shè)計思想和方法，同時，針對當(dāng)前工業(yè)界人士的問題和需求，有的放矢地分析和解釋了相關(guān)具體設(shè)計案例。《FPGA/ASIC高性能數(shù)字系統(tǒng)設(shè)計》可作為普通高等院校、科研院所電子信息、通信工程、電氣工程、計算機等相關(guān)專業(yè)的本科生和研究生教材，還可作為數(shù)字集成系統(tǒng)領(lǐng)域工程技術(shù)人員的參考書。

作者簡介

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圖書目錄

第1章 FPGAASIC設(shè)計方法概述
1.1 電子系統(tǒng)發(fā)展歷史
1.2 高性能集成化設(shè)計
1.3 數(shù)字集成化設(shè)計流程
1.4 數(shù)字系統(tǒng)實現(xiàn)方法
1.5 集成化設(shè)計發(fā)展趨勢
1.6 集成設(shè)計應(yīng)用前景
習(xí)題
參考文獻
第2章 Verilog硬件描述語言
2.1 基本概念
2.2 Verilog HDL基本結(jié)構(gòu)
2.3 模塊與聲明
2.3.1 模塊命名
2.3.2 信號命名
2.3.3 端口聲明
2.3.4 變量聲明
2.3.5 'include與'define
2.3.6 代碼編寫規(guī)范
2.4 數(shù)據(jù)類型與運算符
2.4.1 數(shù)字聲明
2.4.2 數(shù)值邏輯
2.4.3 常量數(shù)據(jù)類型
2.4.4 數(shù)據(jù)類型
2.4.5 運算符和表達式
2.5 行為建模
2.5.1 行為描述模塊
2.5.2 條件語句
2.5.3 循環(huán)語句
2.5.4 任務(wù)與函數(shù)
2.5.5 混合設(shè)計模式
2.5.6 測試激勵
2.6 Verilog-2001設(shè)計規(guī)則
2.7 Verilog基本模塊
2.7.1 組合邏輯
2.7.2 時序邏輯
2.8 本章小結(jié)
習(xí)題
參考文獻
第3章高性能電路設(shè)計
3.1 電路面積縮減
3.1.1 代碼編寫優(yōu)化
3.1.2 條件語句處理
3.1.3 資源共享
3.1.4 時序電路的優(yōu)化
3.2 高速電路設(shè)計
3.2.1 樹形結(jié)構(gòu)化設(shè)計
3.2.2 電路扇出
3.2.3 基于信號傳播速度的處理
3.2.4 流水線設(shè)計
3.3 模塊接口設(shè)計
3.3.1 數(shù)據(jù)流量
3.3.2 模塊間的協(xié)議傳輸
3.4 復(fù)位信號與毛刺消除
3.4.1 復(fù)位信號
3.4.2 毛刺消除設(shè)計
習(xí)題
參考文獻
第4章運算單元與結(jié)構(gòu)
4.1 數(shù)值計算
4.2 加法器
4.2.1 加法器
4.2.2 超前進位加法器
4.2.3 進位旁路加法器
4.2.4 進位選擇加法器
4.3 乘法器
4.3.1 陣列乘法器
4.3.2 高速乘法器
4.4 數(shù)字信號處理
4.4.1 有限沖激響應(yīng)濾波器
4.4.2 無限沖激響應(yīng)濾波器
4.4.3 脈動陣列
4.5 有限域GF(2n運算
4.5.1 定義
4.5.2 有限域多項式
習(xí)題
參考文獻
第5章狀態(tài)機與數(shù)據(jù)路徑
5.1 有限狀態(tài)機
5.1.1 基本概念
5.1.2 狀態(tài)機分類
5.1.3 狀態(tài)機描述方法
5.1.4 狀態(tài)機的編碼風(fēng)格
5.1.5 可綜合的FSM編碼
5.1.6 狀態(tài)機的優(yōu)化
5.1.7 狀態(tài)機容錯和設(shè)計準(zhǔn)則
5.2 數(shù)據(jù)路徑
5.2.1 概述
5.2.2 時間調(diào)度與分配
5.2.3 數(shù)據(jù)路徑設(shè)計實例
習(xí)題
參考文獻
第6章時序與時鐘
6.1 時序電路
6.1.1 基本概念
6.1.2 穩(wěn)態(tài)與亞穩(wěn)態(tài)
6.1.3 時鐘信號
6.1.4 時鐘分布
6.1.5 電路延時
6.2 時鐘域
6.2.1 同步與異步
6.2.2 異步電路通信
6.2.3 多時鐘域復(fù)位問題
習(xí)題
參考文獻
第7章低功耗設(shè)計
7.1 基本原理
7.1.1 動態(tài)開關(guān)功耗
7.1.2 短路功耗
7.1.3 靜態(tài)功率消耗
7.2 低功耗設(shè)計方法
7.2.1 系統(tǒng)級低功耗法
7.2.2 算法級低功耗法
7.2.3 結(jié)構(gòu)級低功耗法
7.2.4 電路級低功耗法
7.2.5 泄漏功耗消減法
習(xí)題
參考文獻
第8章 FPGA與可重構(gòu)計算
8.1 可重構(gòu)器件
8.1.1 可重構(gòu)器件現(xiàn)狀
8.1.2 可重構(gòu)的分類
8.2 可重構(gòu)電路結(jié)構(gòu)
8.2.1 FPGA電路結(jié)構(gòu)
8.2.2 動態(tài)可重構(gòu)系統(tǒng)
8.2.3 專用可重構(gòu)系統(tǒng)
參考文獻
第9章數(shù)字系統(tǒng)設(shè)計實例
9.1 AES加解密系統(tǒng)
9.1.1 AES算法概述
9.1.2 AES算法結(jié)構(gòu)
9.1.3 芯片內(nèi)部電路系統(tǒng)架構(gòu)
9.1.4 芯片硬件描述語言設(shè)計
9.2 通信基帶系統(tǒng)
9.2.1 無線通信系統(tǒng)
9.2.2 RFID基帶設(shè)計
參考文獻
第10章 FPGA設(shè)計方法
10.1 新建工程
10.2 新建代碼
10.3 代碼仿真
10.4 IP Core的使用
10.5 邏輯綜合
10.6 配置實現(xiàn)
10.7 分析、報告
10.8 測試
參考文獻
第11章 ASIC設(shè)計方法
11.1 ASIC定義及設(shè)計流程
11.2 邏輯綜合
11.2.1 邏輯綜合工具Design Compiler介紹
11.2.2 DC基本概念
11.2.3 DC設(shè)計流程
11.3 布局布線物理設(shè)計
11.3.1 FloorPlan
11.3.2 Timing Setup2
11.3.3 Placement2
11.3.5 CTS2
11.3.5 Route
11.3.6 DFM
11.4 版圖驗證、修正
11.4.1 版圖驗證
11.4.2 后仿真
11.4.3 流片
參考文獻