手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)

定　價(jià)：￥39.00

作　者：	周興華，李玉麗，傅飛峰編著
出版社：	北京航空航天大學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	維修

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ISBN：	9787512402447	出版時(shí)間：	2010-11-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	293	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　作者從2009年1月起，在《電子世界》雜志上連載了《手把手教你學(xué)CPLD／FPGA設(shè)計(jì)》講座?！妒职咽纸棠銓W(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（附光盤(pán)1張）》以此為藍(lán)本，另外增加了大量的篇幅與實(shí)驗(yàn)例子進(jìn)行充實(shí)。此外，為了幫助讀者掌握單片機(jī)與CPLD／FPGA的聯(lián)合設(shè)計(jì)，還介紹了51單片機(jī)的基本知識(shí)及單片機(jī)c語(yǔ)言編程的基礎(chǔ)知識(shí)，并通過(guò)實(shí)例設(shè)計(jì)進(jìn)行詳解。《手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（附光盤(pán)1張）》以實(shí)踐（實(shí)驗(yàn)）為主線(xiàn)，以生動(dòng)短小的實(shí)例為靈魂，穿插介紹了Verilog HDL語(yǔ)言的語(yǔ)法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）設(shè)計(jì)開(kāi)發(fā)編程?！妒职咽纸棠銓W(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（附光盤(pán)1張）》理論與實(shí)踐緊密結(jié)合，由淺入深、循序漸進(jìn)地引導(dǎo)讀者進(jìn)行學(xué)習(xí)、實(shí)驗(yàn)，這樣讀者學(xué)得進(jìn)、記得牢，不會(huì)產(chǎn)生畏難情緒，無(wú)形之中就掌握了CPLD／FPGA的聯(lián)合設(shè)計(jì)?！妒职咽纸棠銓W(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（附光盤(pán)1張）》貫徹《手把手教你學(xué)系列叢書(shū)》的教學(xué)方式。書(shū)中附有光盤(pán)，含《手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（附光盤(pán)1張）》所有的程序設(shè)計(jì)文件?！妒职咽纸棠銓W(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（附光盤(pán)1張）》可用作大學(xué)本科或?qū)？?、中高等職業(yè)技術(shù)學(xué)校、電視大學(xué)等的教學(xué)用書(shū)，也可作為CPLD／FPGA愛(ài)好者的自學(xué)用書(shū)。

作者簡(jiǎn)介

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圖書(shū)目錄

第1章可編程邏輯器件概述
1.1 可編程邏輯器件簡(jiǎn)介
1.1.1 可編程邏輯器件的基本結(jié)構(gòu)
1.1.2 可編程邏輯器件的分類(lèi)及特點(diǎn)
1.1.3 可編程邏輯器件的邏輯表示方法
1.2 CPLD／FPGA的結(jié)構(gòu)與特性
1.2.1 基于乘積項(xiàng)的CPLD原理與結(jié)構(gòu)
1.2.2 基于乘積項(xiàng)的CPLD邏輯實(shí)現(xiàn)方式
1.2.3 基于查找表的FPGA原理與結(jié)構(gòu)
1.2.4 基于查找表的FPGA邏輯實(shí)現(xiàn)方式
1.2.5 CPLD與FPGA器件的差別
1.3 Altera公司的MAX7000系列（2PLD特性介紹
1.3.1 邏輯陣列塊（LAB）
1.3.2 宏單元
1.3.3 擴(kuò)展乘積項(xiàng)
1.3.4 可編程連線(xiàn)陣列
1.3.5 I／O控制塊
1.3.6 其他特性
第2章可編程邏輯器件的設(shè)計(jì)流程及學(xué)習(xí)開(kāi)發(fā)器材
2.1 可編程邏輯器件的設(shè)計(jì)流程
2.1.1 設(shè)計(jì)輸入
2.1.2 綜合
2.1.3 CPLD／FPGA器件適配
2.1.4 仿真
2.1.5 編程下載
2.2 CPLD／FPGA與單片機(jī)聯(lián)合設(shè)計(jì)的學(xué)習(xí)器材介紹
2.2.1 Altera公司的集成開(kāi)發(fā)軟件MAX+plusII及QuartusII
2.2.2 KeiIC51Windows集成開(kāi)發(fā)環(huán)境
2.2.3 MCU&CPLDDEMO綜合試驗(yàn)板
2.2.4 ByteBlasterMV并口下載器
2.2.5 單片機(jī)USB程序下載器
2.2.6 9V高穩(wěn)定專(zhuān)用穩(wěn)壓電源
第3章開(kāi)發(fā)軟件的安裝
3.1 KeilC51集成開(kāi)發(fā)軟件安裝
3.2 MAX+plusⅡ集成開(kāi)發(fā)軟件安裝
3.3 QuartusⅡ集成開(kāi)發(fā)軟件安裝
3.4 USBasp下載器的安裝與使用
3.4.1 USBasp下載器的安裝
3.4.2 USBasp下載器的使用
3.5 Atmel并口下載軟件atmelisp的安裝
3.6 POF to JED轉(zhuǎn)換軟件Pof2jed的安裝
第4章第一個(gè)CPLD／FPGA入門(mén)實(shí)驗(yàn)程序
4.1 使用Max+plusⅡ集成開(kāi)發(fā)軟件進(jìn)行入門(mén)實(shí)驗(yàn)
4.1.1 建立項(xiàng)目
4.1.2 設(shè)計(jì)輸入（原理圖或硬件描述語(yǔ)言）
4.1.3 選擇器件并鎖定引腳
4.1.4 編譯器件
4.1.5 仿真
4.1.6 編程下載
4.1.7 應(yīng)用
4.2 使用QuartusⅡ集成開(kāi)發(fā)軟件進(jìn)行入門(mén)實(shí)驗(yàn)
4.2.1 建立項(xiàng)目
4.2.2 設(shè)計(jì)輸入（原理圖或硬件描述語(yǔ)言）
4.2.3 設(shè)計(jì)編譯
4.2.4 仿真
4.2.5 引腳分配
4.2.6 編程下載
4.2.7 立用
第5章 VerilogHDL硬件描述語(yǔ)言
5.1 VerilogHDL模塊的基本結(jié)構(gòu)
5.1.1 模塊聲明
5.1.2 端口定義
5.1.3 信號(hào)類(lèi)型說(shuō)明
5.1.4 邏輯功能描述
5.1.5 實(shí)驗(yàn)程序1——緩沖器
5.1.6 實(shí)驗(yàn)程序2——反相器（非門(mén)）
5.2 VerilogHDL語(yǔ)法要素
5.2.1 標(biāo)識(shí)符與關(guān)鍵字
5.2.2 常量、變量及數(shù)據(jù)類(lèi)型
5.2.3 實(shí)驗(yàn)程序3——與門(mén)
5.2.4 實(shí)驗(yàn)程序4——與非門(mén)
5.2.5 實(shí)驗(yàn)程序5——LED的閃爍
5.2.6 運(yùn)算符
5.2.7 運(yùn)算符的優(yōu)先級(jí)
5.2.8 實(shí)驗(yàn)程序6——或門(mén)
5.2.9 實(shí)驗(yàn)程序7——或非門(mén)
5.2.1 0實(shí)驗(yàn)程序8——異或門(mén)
5.2.1 1實(shí)驗(yàn)程序9——異或非門(mén)
5.2.1 2實(shí)驗(yàn)程序10——三態(tài)門(mén)
5.3 VerilogHDL的行為語(yǔ)句
5.3.1 賦值語(yǔ)句
5.3.2 過(guò)程語(yǔ)句
5.3.3 塊語(yǔ)句
5.3.4 條件語(yǔ)句
5.3.5 循環(huán)語(yǔ)句
5.3.6 編譯預(yù)處理
5.3.7 任務(wù)和函數(shù)
5.4 VerilogHDL數(shù)字邏輯單元結(jié)構(gòu)的設(shè)計(jì)
5.4.1 結(jié)構(gòu)描述方式
5.4.2 實(shí)驗(yàn)程序——門(mén)級(jí)結(jié)構(gòu)描述設(shè)計(jì)的基本門(mén)電路
5.4.3 數(shù)據(jù)流描述方式
5.4.4 行為描述方式
第6章組合邏輯電路的設(shè)計(jì)實(shí)驗(yàn)
6.1 2選1數(shù)據(jù)選擇器
6.1.1 2選1數(shù)據(jù)選擇器簡(jiǎn)介
6.1.2 采用數(shù)據(jù)流描述方式的設(shè)計(jì)
6.1.3 采用行為描述方式的設(shè)計(jì)
6.2 4選1數(shù)據(jù)選擇器
6.2.1 4選1數(shù)據(jù)選擇器簡(jiǎn)介
6.2.2 采用數(shù)據(jù)流描述方式的設(shè)計(jì)
6.2.3 采用行為描述方式的設(shè)計(jì)
6.3 3位二進(jìn)制優(yōu)先編碼器（8-3優(yōu)先編碼器）
6.3.1 3位二進(jìn)制優(yōu)先編碼器簡(jiǎn)介
6.3.2 3位二進(jìn)制優(yōu)先編碼器的設(shè)計(jì)
6.4 3位二進(jìn)制譯碼器（3-8譯碼器）
6.4.1 3位二進(jìn)制譯碼器簡(jiǎn)介
6.4.2 3位二進(jìn)制譯碼器的設(shè)計(jì)
6.5 BCD-7段譯碼器
6.5.1 BCD-7段譯碼器簡(jiǎn)介
6.5.2 BCD-7段譯碼器的設(shè)計(jì)
6.6 半加器
6.6.1 半加器簡(jiǎn)介
6.6.2 采用門(mén)級(jí)描述方式的半加器設(shè)計(jì)
6.6.3 采用數(shù)據(jù)流描述方式的半加器設(shè)計(jì)
6.6.4 采用行為描述方式的半加器設(shè)計(jì)
6.7 全加器
6.7.1 全加器簡(jiǎn)介
6.7.2 全加器的設(shè)計(jì)
第7章觸發(fā)器的設(shè)計(jì)實(shí)驗(yàn)
7.1 RS觸發(fā)器
7.1.1 RS觸發(fā)器簡(jiǎn)介
7.1.2 RS觸發(fā)器的設(shè)計(jì)
7.2 JK觸發(fā)器
7.2.1 JK觸發(fā)器簡(jiǎn)介
7.2.2 JK觸發(fā)器的設(shè)計(jì)
7.3 帶有復(fù)位的JK觸發(fā)器
7.3.1 帶有復(fù)位的JK觸發(fā)器簡(jiǎn)介
7.3.2 帶有復(fù)位的JK觸發(fā)器的設(shè)計(jì)
7.4 D觸發(fā)器
7.4.1 D觸發(fā)器簡(jiǎn)介
7.4.2 D觸發(fā)器的設(shè)計(jì)
7.5 帶有復(fù)位的D觸發(fā)器
7.5.1 帶有復(fù)位的D觸發(fā)器簡(jiǎn)介
7.5.2 帶有復(fù)位的D觸發(fā)器的設(shè)計(jì)
7.6 帶有復(fù)位的異步T觸發(fā)器
7.6.1 帶有復(fù)位的異步T觸發(fā)器簡(jiǎn)介
7.6.2 帶有復(fù)位的異步T觸發(fā)器的設(shè)計(jì)
7.7 帶有復(fù)位的同步T觸發(fā)器
7.7.1 帶有復(fù)位的同步T觸發(fā)器簡(jiǎn)介
7.7.2 帶有復(fù)位的同步T觸發(fā)器的設(shè)計(jì)
第8章時(shí)序邏輯電路的設(shè)計(jì)實(shí)驗(yàn)
8.1 寄存器
8.1.1 寄存器簡(jiǎn)介
8.1.2 寄存器的設(shè)計(jì)
8.2 鎖存器
8.2.1 鎖存器簡(jiǎn)介
8.2.2 鎖存器的設(shè)計(jì)
8.3 移位寄存器
8.3.1 移位寄存器簡(jiǎn)介
……
第9章 CPLD/FPGA的設(shè)計(jì)應(yīng)用
第10章 51單片機(jī)的基本知識(shí)
第11章單片機(jī)C語(yǔ)言基礎(chǔ)知識(shí)
第12章 CPLD/FPGA與單片機(jī)的接口及數(shù)據(jù)傳輸
第13章 CPLD/FPGA與單片機(jī)的聯(lián)合設(shè)計(jì)實(shí)例——液晶顯示頻率計(jì)
參考文獻(xiàn)