DSP/FPGA嵌入式實(shí)時(shí)處理技術(shù)及應(yīng)用

第1章 緒論
1.1 數(shù)字信號(hào)處理概述
1.2 數(shù)字信號(hào)處理系統(tǒng)實(shí)現(xiàn)方法
1.2.1 ASIC（集成電路）
1.2.2 DSP（數(shù)字信號(hào)處理器）
1.2.3 FPGA現(xiàn)場(chǎng)可編程門(mén)陣列
1.2.4 其他數(shù)字信號(hào)處理器
1.2.5 常用數(shù)字信號(hào)處理系統(tǒng)優(yōu)缺點(diǎn)比較
1.3 數(shù)字信號(hào)處理芯片發(fā)展歷程
1.3.1 ASIC芯片發(fā)展
1.3.2 DSP芯片發(fā)展
1.3.3 FPGA的發(fā)展
1.4 數(shù)字信號(hào)處理的應(yīng)用
第2章 DSP實(shí)時(shí)處理與數(shù)制表示
2.1 數(shù)字信號(hào)處理系統(tǒng)概述
2.2 數(shù)字／模擬轉(zhuǎn)換
2.2.1 定點(diǎn)數(shù)
2.2.2 浮點(diǎn)數(shù)
2.2.3 ADC采樣過(guò)程
2.2.4 DAC重構(gòu)過(guò)程
2.3 實(shí)時(shí)信號(hào)處理
2.3.1 數(shù)據(jù)流處理方法
2.3.2 數(shù)據(jù)流處理
2.3.3 數(shù)據(jù)塊處理
2.4 DSP的處理速度
2.4.1 DSP執(zhí)行程序時(shí)間估計(jì)方法
2.4.2 DSP性能指標(biāo)
第3章 DSP處理結(jié)構(gòu)與數(shù)據(jù)傳輸
3.1 硬件乘法器和乘加單元
3.2 零開(kāi)銷(xiāo)循環(huán)
3.3 環(huán)形buffer
3.4 碼位倒序
3.5 哈佛結(jié)構(gòu)
3.6 流水線(xiàn)技術(shù)
3.7 超標(biāo)量與超長(zhǎng)指令字處理器
3.7.1 超標(biāo)量處理器
3.7.2 超長(zhǎng)指令字（VLIW）處理器
3.7.3 超標(biāo)量與超長(zhǎng)指令字（VLIW）的區(qū)別
3.8 DSP的傳輸速度
3.8.1 DMA控制技術(shù)
3.8.2 DMA控制器與傳輸控制塊
第4章 DSP芯片的構(gòu)成與開(kāi)發(fā)流程
4.1 DSP芯片的基本結(jié)構(gòu)
4.1.1 典型DSP—TS20lS基本結(jié)構(gòu)
4.1.2 ADSP—TS201s常用引腳分類(lèi)
4.1.3 ADSP—TS201S算法處理性能
4.2 DSP中數(shù)據(jù)傳輸和處理方法
4.2.1 ADSP—TS201s高效數(shù)據(jù)訪(fǎng)問(wèn)與傳輸方法
4.2.2 ADSP—TS201S中數(shù)據(jù)處理方法的優(yōu)化（實(shí)時(shí)處理）
4.3 DSP系統(tǒng)常用的編程和控制方法
4.3.1 ADSP—TS201S中LDF文件的編寫(xiě)
4.3.2 Main函數(shù)及典型處理流程
4.3.3 ADSP—TS201S中系統(tǒng)初始化程序
4.3.4 中斷的使用方法
第5章 DSP多片互聯(lián)與FPGA應(yīng)用
5.1 并行處理系統(tǒng)互聯(lián)結(jié)構(gòu)
5.2 DSP并行處理系統(tǒng)中常用的互聯(lián)結(jié)構(gòu)
5.2.1 利用外部存儲(chǔ)器接口組成并行結(jié)構(gòu)
5.2.2 ADI公司多處理器并行結(jié)構(gòu)
5.2.3 TI公司多處理器并行結(jié)構(gòu)
5.3 DSP互聯(lián)技術(shù)總結(jié)
5.4 FPGA簡(jiǎn)介
5.4.1 FPGA的內(nèi)部資源
5.4.2 FPGA的引腳分類(lèi)
5.4.3 DSP與FPGA的比較
5.5 FPGA內(nèi)部資源使用
5.5.1 寄存器的定義和使用
5.5.2 FIFO資源的定義和使用
5.5.3 與DSP相關(guān)的讀／寫(xiě)操作
5.5.4 時(shí)鐘管理器的使用
第6章 FPGA在實(shí)時(shí)處理中的應(yīng)用
6.1 系統(tǒng)概述
6.2 FPGA對(duì)ADC采樣控制
6.3 基于FPGA的正交采樣和數(shù)字下變頻
6.4 脈沖壓縮模塊
6.5 FPGA與DSP之間的接口設(shè)計(jì)
第7章 DSP在實(shí)時(shí)處理中的應(yīng)用
7.1 ADSP—TS201S信號(hào)處理系統(tǒng)硬件結(jié)構(gòu)
7.2 系統(tǒng)中DSP內(nèi)存分配以及不同處理器之間的數(shù)據(jù)傳輸
7.2.1 DSP與FPGA之間的數(shù)據(jù)通信
7.2.2 DSP之間Link口數(shù)據(jù)通信
7.3 ADSP—TS201S信號(hào)處理流程程序設(shè)計(jì)
7.3.1 中斷服務(wù)函數(shù)聲明
7.3.2 系統(tǒng)初始化
7.3.3 從FPGA中FIFO使用DMA方式讀取處理數(shù)據(jù)
7.3.4 數(shù)據(jù)處理
7.3.5 DSP以DMA方式傳輸數(shù)據(jù)
7.4 DSP匯編語(yǔ)言并行優(yōu)化
7.4.1 FFT在ADSP—TS201S中的并行優(yōu)化方法
7.4.2 CFAR在ADSP—TS201S中的并行優(yōu)化方法
7.5 實(shí)時(shí)系統(tǒng)處理結(jié)果
第8章 實(shí)時(shí)圖像處理系統(tǒng)
8.1 DSP芯片介紹
8.2 系統(tǒng)功能與總體結(jié)構(gòu)
8.2.1 圖像數(shù)據(jù)的采集
8.2.2 圖像數(shù)據(jù)的輸出
8.3 系統(tǒng)硬件結(jié)構(gòu)設(shè)計(jì)
8.3.1 FPCA功能設(shè)計(jì)
8.3.2 DSP功能設(shè)計(jì)
8.3.3 系統(tǒng)通信接口設(shè)計(jì)
8.4 電源及時(shí)鐘電路設(shè)計(jì)
8.4.1 系統(tǒng)電源設(shè)計(jì)
8.4.2 系統(tǒng)時(shí)鐘設(shè)計(jì)
8.5 原理圖設(shè)計(jì)
8.5.1 DSP原理圖設(shè)計(jì)
8.5.2 FPGA原理圖設(shè)計(jì)
8.5.3 整體布局布線(xiàn)
8.5.4 PCB布局
8.6 系統(tǒng)功能調(diào)試
8.6.1 系統(tǒng)電源調(diào)試
8.6.2 系統(tǒng)時(shí)鐘調(diào)試
8.6.3 系統(tǒng)與圖像采集系統(tǒng)間接口的調(diào)試
8.6.4 系統(tǒng)FPGA功能調(diào)試
8.6.5 FPGA與SDRAM接口調(diào)試
8.6.6 FPGA與DSP之間通信接口調(diào)試
8.6.7 DSP功能調(diào)試
8.6.8 FPGA之間通信接口調(diào)試
8.6.9 EMIF接口調(diào)試
8.6.10 232接口調(diào)試
8.6.11 CAN總線(xiàn)接口調(diào)試
8.7 系統(tǒng)性能
第9章 多核DSP系統(tǒng)結(jié)構(gòu)與開(kāi)發(fā)應(yīng)用
9.1 概述
9.2 NVIDIA GPU Fermi GTX470的LFM—PD處理系統(tǒng)
9.2.1 Fermi GPU的硬件結(jié)構(gòu)
9.2.2 Fermi GPU的軟件編程
9.3 PD—LFM算法的GPU實(shí)現(xiàn)
9.3.1 CPU—GPU的數(shù)據(jù)傳輸與內(nèi)存分配
9.3.2 GPU中的FFT與IFFT
9.3.3 GPU中的匹配濾波、加窗與求模
9.3.4 GPU中的矩陣轉(zhuǎn)置
9.3.5 GPU中的CFAR操作
9.4 多核處理器Tile64
9.4.1 Tile64多核處理器架構(gòu)
9.4.2 基于Tile64的LFM—PD處理解決方案
第10章 實(shí)時(shí)處理系統(tǒng)外部接口
10.1 存儲(chǔ)類(lèi)
10.1.1 Flash
10.1.2 SRAM
10.1.3 SDRAM（MT48LC4.M3282）
10.2 硬盤(pán)接口
10.2.1 硬盤(pán)接口簡(jiǎn)介
10.2.2 硬盤(pán)讀／寫(xiě)控制
10.2.3 FAT32文件系統(tǒng)實(shí)現(xiàn)
10.3 A／D、D／A轉(zhuǎn)換器
10.3.1 ADC08D1000
10.3.2 AD9430
10.3.3 AD9753
10.4 其他常用接口
10.4.1 MAX3100
10.4.2 PDIUSBD12
10.4.3 DS1302
10.4.4 CY7C68013A
附錄A 電子器件與CPU發(fā)展史
附錄B DSP芯片的發(fā)展
附錄C FPGA的發(fā)展