Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用

定　價(jià)：￥30.00

作　者：	蔡覺(jué)平，何小川，李道楠編著
出版社：	西安電子科技大學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787560626529	出版時(shí)間：	2011-09-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	277	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《高等學(xué)校電子信息類(lèi)專(zhuān)業(yè)十二五規(guī)劃教材：Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用》系統(tǒng)地對(duì)VefilogHDL語(yǔ)法和程序設(shè)計(jì)進(jìn)行了介紹，明確了數(shù)字可綜合邏輯設(shè)計(jì)和測(cè)試仿真程序設(shè)計(jì)在VetilogHDL語(yǔ)言中的不同，通過(guò)對(duì)典型的組合邏輯電路、時(shí)序邏輯電路和測(cè)試程序的設(shè)計(jì)舉例，較為完整地說(shuō)明了VefilogHDL語(yǔ)言在數(shù)字集成電路中的使用方法。全書(shū)共8章，主要內(nèi)容包括硬件描述語(yǔ)言和VenlogHDL概述，VefilogHDL的基本語(yǔ)法，VetilogHDL程序設(shè)計(jì)語(yǔ)句和描述方式，VenlogHDL對(duì)組合邏輯和時(shí)序邏輯的設(shè)計(jì)和舉例，VedlogHDL集成電路測(cè)試程序和測(cè)試方法，較為復(fù)雜的數(shù)字電路和系統(tǒng)的設(shè)計(jì)例，數(shù)字集成電路中VefilogHDL的EDA工具和使用，以及對(duì)VenlogHDL發(fā)展的分析等?！陡叩葘W(xué)校電子信息類(lèi)專(zhuān)業(yè)十二五規(guī)劃教材：Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用》可作為電子信息類(lèi)相關(guān)專(zhuān)業(yè)本科生和研究生的教材，也可作為數(shù)字集成電路設(shè)計(jì)工程師的參考書(shū)。

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圖書(shū)目錄

第1章 VerilogHDL數(shù)字集成電路設(shè)計(jì)方法概述
1.1 數(shù)字集成電路的發(fā)展和設(shè)計(jì)方法的演變
1.2 硬件描述語(yǔ)言
1.3 VerilogHDL的發(fā)展和國(guó)際標(biāo)準(zhǔn)
1.4 VerilogHDL和VHDL
1.5 VerilogHDL在數(shù)字集成電路設(shè)計(jì)中的優(yōu)點(diǎn)
1.6 功能模塊的可重用性
1.7 IP核和知識(shí)產(chǎn)權(quán)保護(hù)
1.8 VerilogHDL在數(shù)字集成電路設(shè)計(jì)流程中的作用
本章小結(jié)
思考題和習(xí)題
第2章 VerilogHDL基礎(chǔ)知識(shí)
2.1 VerilogHDL的語(yǔ)言要素
2.1.1 空白符
2.1.2 注釋符
2.1.3 標(biāo)識(shí)符和轉(zhuǎn)義標(biāo)識(shí)符
2.1.4 關(guān)鍵字
2.1.5 數(shù)值
2.2 數(shù)據(jù)類(lèi)型
2.2.1 物理數(shù)據(jù)類(lèi)型
2.2.2 連線型和寄存器型數(shù)據(jù)類(lèi)型的聲明
2.2.3 存儲(chǔ)器型
2.2.4 抽象數(shù)據(jù)類(lèi)型
2.3 運(yùn)算符
2.3.1 算術(shù)運(yùn)算符
2.3.2 關(guān)系運(yùn)算符
2.3.3 相等關(guān)系運(yùn)算符
2.3.4 邏輯運(yùn)算符
2.3.5 按位運(yùn)算符
2.3.6 歸約運(yùn)算符
2.3.7 移位運(yùn)算符
2.3.8 條件運(yùn)算符
2.3.9 連接和復(fù)制運(yùn)算符
2.4 模塊
2.4.1 模塊的基本概念
2.4.2 端口
本章小結(jié)
思考題和習(xí)題
第3章 VerilogHDL程序設(shè)計(jì)語(yǔ)句和描述方式
3.1 數(shù)據(jù)流建模
3.2 行為級(jí)建模
3.2.1 過(guò)程語(yǔ)句
3.2.2 語(yǔ)句塊
3.2.3 過(guò)程賦值語(yǔ)句
3.2.4 連續(xù)賦值語(yǔ)句
3.2.5 條件分支語(yǔ)句
3.2.6 循環(huán)語(yǔ)句
3.3 結(jié)構(gòu)化建模
3.3.1 模塊級(jí)建模
3.3.2 門(mén)級(jí)建模
3.3.3 開(kāi)關(guān)級(jí)建模
本章小結(jié)
思考題和習(xí)題
第4章 VeriIogHDL數(shù)字邏輯電路設(shè)計(jì)方法
4.1 verilogHDL語(yǔ)言的設(shè)計(jì)思想和可綜合特性
4.2 組合電路的設(shè)計(jì)
4.2.1 數(shù)字加法器
4.2.2 數(shù)據(jù)比較器
4.2.3 數(shù)據(jù)選擇器
4.2.4 數(shù)字編碼器
4.2.5 數(shù)字譯碼器
4.2.6 奇偶校驗(yàn)器
4.3 時(shí)序電路的設(shè)計(jì)
4.3.1 觸發(fā)器
4.3.2 計(jì)數(shù)器
4.3.3 移位寄存器
4.3.4 序列信號(hào)發(fā)生器
4.4 有限同步狀態(tài)機(jī)
本章小結(jié)
……
參考文獻(xiàn)