基于模型的設(shè)計(jì)：Qsys篇

第1章 Altera系列FPGA的傳統(tǒng)開(kāi)發(fā)
1.1 FPGA的傳統(tǒng)開(kāi)發(fā)流程
1.2 建立一個(gè)工程
1.2.1 啟動(dòng)QuartusII軟件
1.2.2 創(chuàng)建工程目錄
1.2.3 打開(kāi)QuartusII新工程向?qū)?br />1.2.4 設(shè)置工程目錄、名稱以及頂層模塊
1.2.5 添加設(shè)計(jì)文件
1.2.6 指定芯片
1.2.7 配置第三方工具
1.3 設(shè)計(jì)輸入
1.3.1 添加設(shè)計(jì)文件
1.3.2 配置芯片屬性
1.3.3 語(yǔ)法分析
1.4 仿真和驗(yàn)證
1.4.1 添加Altera仿真庫(kù)
1.4.2 行為仿真（RTL級(jí)仿真）
1.4.3 功能仿真
1.4.4 時(shí)序仿真
1.5 下載運(yùn)行
1.6 用SignalTapII觀測(cè)信號(hào)
1.6.1 新建SignalTapII文件（stp）
1.6.2 設(shè)置JTAG鏈
1.6.3 添加觀察信號(hào)
1.6.4 SignalTap信號(hào)配置
1.6.5 觀察信號(hào)波形
1.7 時(shí)序約束TimeQuest
1.7.1 使用TimeQuest
1.7.2 執(zhí)行時(shí)序分析
1.7.3 查看時(shí)序分析結(jié)果
1.8 優(yōu)化
1.8.1 全局優(yōu)化
1.8.2 綜合優(yōu)化
1.8.3 適配優(yōu)化
1.8.4 使用優(yōu)化向?qū)Y1B.FBD
1.9 功耗分析
1.10 用圖形方式開(kāi)發(fā)
1.10.1 生成自己的模塊
1.10.2 新建圖形設(shè)計(jì)文件
1.10.3 添加設(shè)計(jì)模塊
1.11 Qsys系統(tǒng)集成工具入門
1.11.1 Qsys的設(shè)計(jì)流程
1.11.2 Tutorial簡(jiǎn)介
1.11.3 創(chuàng)建Qsys功能模塊系統(tǒng)
1.11.4 整合層次化系統(tǒng)
1.11.5 在系統(tǒng)控制臺(tái)進(jìn)行硬件驗(yàn)證
1.11.6 對(duì)自定義組件進(jìn)行仿真
第2章 SimulinkHDLCoder&Filterbuilder
2.1 基于SimulinkHDLCoder的最新開(kāi)發(fā)流程
2.1.1 搭建流水燈的功能模型JY2A.FBD
2.1.2 流水燈的代碼模型
2.1.3 聯(lián)合仿真
2.1.4 自動(dòng)生成代碼并建立工程
2.1.5 SignalTapII測(cè)試
2.1.6 硬件測(cè)試
2.2 基于filterbuilder的濾波器設(shè)計(jì)實(shí)驗(yàn)
2.2.1 選擇要設(shè)計(jì)的濾波器類型
2.2.2 設(shè)計(jì)高通濾波器參數(shù)
2.2.3 查看所設(shè)計(jì)的高通濾波器響應(yīng)曲線
2.2.4 查看濾波器的紋波系數(shù)
2.2.5 查看濾波器的沖激響應(yīng)與極零點(diǎn)
2.2.6 查看生成的濾波器系數(shù)
2.2.7 創(chuàng)建定點(diǎn)模型
2.2.8 生成VHDL代碼
2.2.9 速度優(yōu)先與面積優(yōu)先
2.2.10 創(chuàng)建高通濾波器模塊
2.2.11 模型的功能驗(yàn)證
2.2.12 用FixedPointAdvisor/FixedPointTool作定點(diǎn)化處理
2.2.13 重新對(duì)定點(diǎn)模型進(jìn)行功能驗(yàn)證
2.2.14 生成符合要求的高通濾波器代碼
2.2.15 對(duì)生成的VHDL代碼進(jìn)行SignalTapⅡ測(cè)試
第3章 DSPBuilder標(biāo)準(zhǔn)模塊庫(kù)設(shè)計(jì)
3.1 DSPBuilder標(biāo)準(zhǔn)模塊庫(kù)常用模塊簡(jiǎn)介
3.1.1 SignalCompiler模塊
3.1.2 SignalTapIILogicAnalyzer模塊
3.1.3 TestBench模塊
3.1.4 LUT（Look-UpTable）查找表模塊
3.1.5 Delay模塊
3.1.6 Input模塊
3.1.7 Output模塊
3.1.8 Clock模塊
3.1.9 HDLImport模塊
3.1.1 0Avalon-MMMaster模塊
3.1.1 1Avalon-MMSlave模塊
3.1.1 2Avalon-MMReadFIFO模塊
3.1.1 3Avalon-MMWriteFIFO模塊
3.2 DSPBuilder的開(kāi)發(fā)流程
3.2.1 Qsys&DSPBuilder的設(shè)計(jì)流程
3.2.2 DSPBuilder標(biāo)準(zhǔn)庫(kù)設(shè)計(jì)的特點(diǎn)
3.2.3 使用DSPBuilder標(biāo)準(zhǔn)庫(kù)的情況
3.3 添加DSPBuilder設(shè)計(jì)到現(xiàn)有工程
3.3.1 用DSPBuilder標(biāo)準(zhǔn)庫(kù)實(shí)現(xiàn)流水燈
3.3.2 模型的功能驗(yàn)證
3.3.3 硬件在環(huán)測(cè)試
3.3.4 SignalTapⅡ測(cè)試
3.3.5 硬件測(cè)試
3.3.6 在Quartus中設(shè)計(jì)數(shù)碼管流動(dòng)
3.3.7 在現(xiàn)有工程中添加DSPBuilder模型功能
3.4 手寫代碼與模型自動(dòng)代碼所占資源的對(duì)比
3.5 硬件在環(huán)測(cè)試（HIL）
3.5.1 邊緣檢測(cè)的簡(jiǎn)介
3.5.2 HIL的測(cè)試方法
3.5.3 Burst模式
3.5.4 HIL圖像邊緣檢測(cè)設(shè)計(jì)實(shí)例
3.6 集成手寫或遺留HDL代碼
3.6.1 隱式黑盒接口
3.6.2 顯式黑盒接口
3.6.3 黑盒集成示例
3.6.4 SOPCBuilder集成DSPBuilderDesign
3.6.5 Avalon-MMFIFO設(shè)計(jì)實(shí)例
3.7 SOPCBuilder+IP+NiosII+DSPBuilderDesign
3.7.1 創(chuàng)建流水燈模型
3.7.2 在SOPC系統(tǒng)中集成模型IP
3.7.3 NiosII軟件設(shè)計(jì)
第4章 DSPBuilder高級(jí)模塊庫(kù)設(shè)計(jì)
4.1 使用DSPBuilder高級(jí)模塊庫(kù)的情況
4.2 DSPBuilder高級(jí)模塊庫(kù)設(shè)計(jì)流程
4.2.1 創(chuàng)建TestBench
4.2.2 硬件實(shí)現(xiàn)
4.2.3 設(shè)置系統(tǒng)參數(shù)
4.2.4 硬件生成
4.2.5 硬件驗(yàn)證
4.2.6 高級(jí)模塊庫(kù)開(kāi)發(fā)流程圖示
4.3 DSPBuilder高級(jí)模塊庫(kù)常用模塊介紹
4.3.1 基本模塊庫(kù)（BaseBlocks）
4.3.2 ModelIP庫(kù)
4.3.3 ModelBus庫(kù)
4.3.4 基原庫(kù)（ModelPrim）
4.3.5 FFT庫(kù)
4.4 DSPBuilder高級(jí)模塊庫(kù)設(shè)計(jì)規(guī)則
4.4.1 周期精確與延時(shí)
4.4.2 連接模塊協(xié)議
4.4.3 時(shí)分復(fù)用（TDM）方法
4.4.4 參數(shù)定義
4.4.5 矢量化數(shù)據(jù)I/O
4.4.6 連接ModelIP模塊
4.4.7 ModelIP模塊的延時(shí)顯示
4.4.8 基原子系統(tǒng)的延時(shí)顯示
4.4.9 基原子系統(tǒng)的延時(shí)約束
4.4.10 ModelIP模塊的延時(shí)約束
4.4.11 延時(shí)與Fmax約束沖突
4.4.12 連接ModelIP模塊與ModelPrim子系統(tǒng)
4.5 Fibonacci模型設(shè)計(jì)
4.5.1 Fibonacci數(shù)列的由來(lái)
4.5.2 Fibonacci模型的創(chuàng)建
4.5.3 在Simulink中進(jìn)行模型的功能仿真
4.5.4 修改fibonacci模型
4.5.5 輸出生成的文件
4.5.6 在ModelSim中進(jìn)行代碼的RTL級(jí)驗(yàn)證
4.5.7 硬件在環(huán)測(cè)試
4.5.8 SignalTapⅡ測(cè)試
4.5.9 創(chuàng)建QuartusII工程
4.5.10將fibonacci設(shè)計(jì)集成到Qsys中
4.6 數(shù)字下變頻（DDC）系統(tǒng)設(shè)計(jì)
4.6.1 DDC原理介紹
4.6.2 DDC系統(tǒng)建模
4.6.3 在Simulink中進(jìn)行功能驗(yàn)證
4.6.4 輸出生成的文件
4.6.5 在ModelSim中進(jìn)行RTL級(jí)代碼驗(yàn)證
4.6.6 硬件在環(huán)測(cè)試
4.6.7 SignalTapⅡ測(cè)試
4.6.8 創(chuàng)建QuartusII工程
4.6.9 將DDC設(shè)計(jì)集成到Qsys中
4.7 高級(jí)模塊庫(kù)與標(biāo)準(zhǔn)模塊庫(kù)混合使用
4.7.1 同時(shí)使用這兩種模塊的情況
4.7.2 構(gòu)建數(shù)字上變頻混合模型
4.7.3 在高級(jí)模塊庫(kù)中進(jìn)行硬件在環(huán)測(cè)試
參考文獻(xiàn)