Xilinx FPGA\CPLD設計初級教程

上篇 礎內容
第1章 PLD概述
1.1 PLD發(fā)展歷程
1.2 PLD器件的分類
1.3 簡單的PLD器件結構
1.4 FPG／CPLD的基本概念
1.4.1 基于乘積項的CHD結構和原理
1.4.2 基于查找表的FPGA結構和原理
習題1第2章 Xilinx的FPGA／CPLD芯片介紹
2.1 FPGA芯片介紹
2.1.1 Virtex系列
2.1.2 Spartan系列
2.2 CHLD芯片介紹
習題2第3章 Verilog HDL語言基礎知識
3.1 Verilog HDL簡介
3.1.1 硬件描述語言HDL
3.1.2 Venlog HDL的歷史
3.1.3 Verilog HDL語言與C語言的比較
3.2 Venlog HDL模塊的基本結構
3.3 Vefilog HDL語言規(guī)范
3.4 Verilog HDL語言中的常量和變量
3.4.1 常量
3.4.2 符號常量
3.4.3 變量
3.5 Verilog HDL語言中的運算符
3.5.1 算術運算符
3.5.2 位運算符
3.5.3 邏輯運算符
3.5.4 關系運算符
3.5.5 等式運算符
3.5.6 移位運算符
3.5.7 條件運算符
3.5.8 位拼接運算符
3.5.9 縮減運算符
3.6 Verilog HDL語言中的塊語句和賦值語句
3.6.1 塊語句
3.6.2 賦值語句
3.7 過程語句
3.7.1 initial語句
3.7.2 always語句
3.8 條件語句
3.8.1 if-else語句
3.8.2 case語句
3.9 循環(huán)語句
3.9.1 forever語句
3.9.2 repeat語句
3.9.3 while語句
3.9.4 for語句
3.10 task和function說明語句
3.10.1 task說明語句
3.10.2 function說明語句
3.11 系統(tǒng)任務和函數(shù)
3.11.1 系統(tǒng)任務$display和$write
3.11.2 系統(tǒng)任務$monitor
3.11.3 系統(tǒng)函數(shù)$time和$realtime
3.11.4 系統(tǒng)任務$stop和$finish
3.11.5 系統(tǒng)任務$readmemb和$readmemh
3.11.6 系統(tǒng)函數(shù)$random
3.12 編譯預處理
3.12.1 宏定義define
3.12.2 文件包含處理include
3.12.3 時間尺度timescale
習題3第4章 Verilog HDL程序的描述方式
4.1 門級結構描述
4.1.1 Verilog HDL內置元件的介紹
4.1.2 門級結構描述實例
4.2 行為描述
4.3 數(shù)據(jù)流描述
4.4 混合描述
習題4第5章 常用數(shù)字電路的設計技巧
5.1 鎖存器的產生
5.2 D觸發(fā)器的妙用
5.2.1 毛刺的消除
5.2.2 系統(tǒng)工作頻率的提高
5.3 優(yōu)化的有限狀態(tài)機設計
5.4 按鍵抖動的消除方法
習題5第6章 FPGA器件的全局時鐘資源的使用
6.1 全局時鐘資源的使用方法
6.2 含有CLKDLL模塊的全局時鐘資源調用
6.3 含有DCM模塊的全局時鐘資源調用
習題6第7章 微控制器PiCOBIaze介紹
7.1 PicoBlaze處理器概述
7.2 PicoBlaze處理器軟件包介紹
7.3 PicoBlaze處理器結構分析
習題7下篇 實驗案例
實驗一 LED循環(huán)流水燈顯示
實驗二 按鍵消抖
實驗三 鍵控走馬燈
實驗四 音符演奏器
實驗五 數(shù)碼管循環(huán)計數(shù)器
實驗六 數(shù)碼管蛇形顯示
實驗七 數(shù)字秒表一
實驗八 數(shù)字秒表二
附錄1 基于BASYS的實驗指導——LED循環(huán)流水燈顯示
附錄2 EZBoard CPLD板卡介紹
F2.1 系統(tǒng)概述
F2.2 套件各部分詳細說明
F2.2 .1 主芯片——Xilinx XC95144XL-10TOG100C
F2.2.2 電源部分
F2.2.3 LED
F2.2.4 7段4位數(shù)碼管
F2.2.5 撥碼開關
F2.2.6 按鍵
F2.2.7 蜂鳴器
F2.2.g擴展接口
F2.2.9 時鐘電路
F2.2.10 CPLD JTAG
參考文獻