FPGA那些事兒：Verilog HDL建模設(shè)計

第1章 Verilog HDL掃盲文
1.1 兩種主流HDL語言
1.2 HDL語言的層次
1.3 RTL級和組合邏輯級
1.4 Verilog HDL語言真得那么難掌握
1.5 高級語言和Verilog HDL語言的區(qū)別
1.6 什么是Verilog HDL語言的時序
1.7 Verilog HDL的綜合語言
1.7.1 reg和wire的尷尬
1.7.2 always@（）的多樣性
1.7.3 最令人頭疼的“一”和“<一”賦值
1.7.4 要慎用的*（乘）、／（除）和%（求余）數(shù)學(xué)運(yùn)算符
1.8 不要帶著偏見去學(xué)習(xí)Verilog HDL語言
1.9 單文件主義
1.10 Verilog HDL語言結(jié)構(gòu)簡介
1.11 Verilog HDL語言使用規(guī)則（方法）簡介
1.12 認(rèn)識RTL級設(shè)計
1.13 過渡中，沉住氣，朋友
1.14 我眼中的FPGA和Verilog HDL
1.15 總結(jié)
第2章 建模基礎(chǔ)知識
2.1 順序操作和并行操作
2.1.1 實驗一：永遠(yuǎn)的流水燈
2.1.2 實驗一說明和結(jié)論
2.2 并行操作的思維
2.2.1 實驗二：閃耀燈和流水燈
2.2.2 實驗二說明和結(jié)論
2.3 使用Verilog HDL語言不是“編程”是“建?！?br />2.4 初級建模的資源
2.4.1 實驗三：消抖模塊之一
2.4.2 實驗三說明和結(jié)論
2.4.3 實驗四：消抖模塊之二
2.4.4 實驗四說明和結(jié)論
2.5 控制模塊的尷尬
2.5.1 實驗五：SOS信號之一
2.5.2 實驗五說明和結(jié)論
2.5.3 實驗六：SOS信號之二
2.5.4 實驗六說明和結(jié)論
2.6 總結(jié)
第3章 基礎(chǔ)建模設(shè)計實例
3.1 實驗七：數(shù)碼管電路驅(qū)動
3.1.1 實驗七設(shè)計實現(xiàn)
3.1.2 實驗七說明和結(jié)論
3.2 實驗八：PS2解碼
3.2.1 對PS2的簡單認(rèn)識
3.2.2 對編碼鍵盤“鍵盤碼”的簡單認(rèn)識
3.2.3 實驗八說明和結(jié)論
3.2.4 實驗八演示
3.2.5 實驗八演示說明和結(jié)論
3.3 實驗九：VGA驅(qū)動
3.3.1 實驗九之一：驅(qū)動概念
3.3.2 實驗九之二：向下兼容概念
3.3.3 實驗九之三：點(diǎn)陣概念
3.3.4 實驗九之四：圖層概念
3.3.5 實驗九之五：幀的概念
3.3.6 實驗九說明和結(jié)論
3.4 實驗十：串口模塊
3.4.1 實驗十之一：串口接收模塊
3.4.2 實驗十之一演示
3.4.3 實驗十之二：串口發(fā)送模塊
3.4.4 實驗十之二演示
3.4.5 實驗十說明和結(jié)論
……
第4章 仿順序操作設(shè)計實例
第5章 封裝（接口建模）設(shè)計實例
第6章 系統(tǒng)建模設(shè)計實例
參考文獻(xiàn)