PET成像前端集成電路設計

第1章 緒論\t1
1．1 PET成像技術(shù)簡介\t1
1．2 前端電子學\t3
1．3 本書的主要內(nèi)容及安排\t5
參考文獻\t6
第2章 PET成像前端電子學概述\t10
2．1 PET探測器前端微電子學\t10
2．1．1 光電轉(zhuǎn)換\t10
2．1．2 信號采集\t12
2．1．3 脈沖高度分析\t14
2．1．4 時間鑒別\t16
2．1．5 峰值探測采樣和保持\t16
2．1．6 模擬/數(shù)字轉(zhuǎn)換\t16
2．1．7 時間/數(shù)字轉(zhuǎn)換\t17
2．2 PET前端讀出電路芯片的研究進展\t18
2．2．1 國外研究進展\t18
2．2．2 國內(nèi)研究進展\t20
2．3 PET前端讀出芯片發(fā)展動態(tài)分析\t20
2．4 本章小結(jié)\t21
參考文獻\t22
第3章 低噪聲模擬前端集成電路設計\t26
3．1 CZT探測器前端讀出ASIC研究進展\t26
3．2 設計需求\t27
3．3 電路描述\t29
3．3．1 電荷靈敏放大器\t30
3．3．2 放大器內(nèi)核的結(jié)構(gòu)\t33
3．3．3 反饋電阻\t35
3．3．4 漏電流補償\t36
3．3．5 脈沖成形器\t37
3．3．6 峰值保持電路\t39
3．3．7 時間鑒別電路\t40
3．4 噪聲優(yōu)化\t42
3．5 實驗結(jié)果及討論\t45
3．5．1 輸出波形\t46
3．5．2 增益和線性度\t46
3．5．3 通道一致性\t47
3．5．4 噪聲性能\t47
3．5．5 時間移步\t49
3．5．6 能譜分析\t49
3．6 本章小結(jié)\t51
參考文獻\t52
第4章 電流模式模擬前端集成電路設計\t56
4．1 設計指標和結(jié)構(gòu)\t56
4．1．1 設計指標\t56
4．1．2 電路結(jié)構(gòu)\t57
4．2 電路描述\t58
4．2．1 前置放大器和增益調(diào)節(jié)電路\t58
4．2．2 CR-RC成形器\t60
4．2．3 時間標記電路\t61
4．2．4 模擬存儲器\t66
4．3 實驗結(jié)果和討論\t67
4．3．1 線性度測試\t68
4．3．2 觸發(fā)信號的“時間移步”測試\t70
4．3．3 觸發(fā)效率測試\t70
4．3．4 通道間的串擾測試\t71
4．3．5 噪聲和功耗測量\t71
4．3．6 總體性能比較\t72
4．4 本章小結(jié)\t72
參考文獻\t73
第5章 時間/數(shù)字轉(zhuǎn)換器技術(shù)綜述\t74
5．1 TDC的概念\t74
5．2 主要指標\t75
5．2．1 分辨率\t75
5．2．2 動態(tài)范圍\t75
5．2．3 線性\t76
5．2．4 轉(zhuǎn)換速度\t76
5．2．5 功耗\t76
5．3 TDC技術(shù)\t76
5．3．1 模擬TDC\t76
5．3．2 數(shù)字TDC\t78
5．3．3 基于延遲鎖相環(huán)（DDL）的TDC\t81
5．3．4 亞皮秒的TDC\t87
5．4 TDC結(jié)構(gòu)的比較\t91
5．5 面向PET成像應用的TDC\t93
5．6 本章小結(jié)\t94
參考文獻\t94
第6章 低抖動多相位延遲鎖相環(huán)設計\t97
6．1 延遲鎖相環(huán)技術(shù)概述\t97
6．1．1 結(jié)構(gòu)和工作原理\t97
6．1．2 行為模型\t102
6．1．3 抖動模型\t102
6．1．4 電路技術(shù)\t104
6．2 多相位電荷泵延遲鎖相環(huán)設計\t109
6．2．1 結(jié)構(gòu)設計\t109
6．2．2 電路描述\t110
6．2．3 原型和實驗結(jié)果\t115
6．3 電荷泵延遲鎖相環(huán)優(yōu)化設計\t117
6．3．1 電壓控制延遲鏈優(yōu)化\t117
6．3．2 動態(tài)鑒相器\t119
6．3．3 電荷泵電路優(yōu)化\t121
6．3．4 環(huán)濾波器電路優(yōu)化\t123
6．3．5 實驗結(jié)果\t123
6．4 本章小結(jié)\t124
參考文獻\t124
第7章 多通道大動態(tài)范圍TDC設計\t126
7．1 設計考慮\t126
7．2 一款625 ps多通道粗細兩級TDC的設計\t130
7．2．1 提出的結(jié)構(gòu)\t130
7．2．2 電路描述\t132
7．2．3 實驗結(jié)果與討論\t137
7．3 一款基于延遲鎖相環(huán)陣列的多通道TDC的設計\t139
7．3．1 采用延遲鎖相環(huán)陣列的時間內(nèi)插技術(shù)\t139
7．3．2 采用延遲鎖相環(huán)陣列的TDC的實現(xiàn)\t143
7．3．3 實驗結(jié)果及討論\t146
7．4 本章小結(jié)\t150
參考文獻\t150
第8章 多通道低功耗ADC的設計\t152
8．1 基于時間的ADC技術(shù)綜述\t154
8．2 用于PET成像的基于時間的ADC設計\t158
8．2．1 斜坡生成器電路\t159
8．2．2 比較器電路\t161
8．2．3 數(shù)字延遲鎖相環(huán)電路\t164
8．2．4 格雷碼計數(shù)器電路\t168
8．2．5 采樣和讀出電路\t168
8．2．6 時序控制器\t169
8．3 誤差分析\t170
8．3．1 由斜坡生成器導致的誤差\t170
8．3．2 由比較器導致的誤差\t171
8．3．3 由計數(shù)器和延遲鎖相環(huán)導致的誤差\t172
8．3．4 DNL模型\t172
8．4 實驗結(jié)果\t172
8．5 本章小結(jié)\t175
參考文獻\t175
第9章 下一代PET成像前端集成電路展望\t178
9．1 全數(shù)字輸出的單片多通道前端讀出芯片\t178
9．2 采用數(shù)字后處理算法的前端讀出芯片\t180
9．3 基于多閾值采樣方法的前端讀出芯片\t181
參考文獻\t182
致謝\t183