數(shù)字邏輯設(shè)計與計算機(jī)組成

Digital Logic Design and Computer Organization with Computer Architecture for Security
出版者的話
譯者序
前言
致謝
第1章　導(dǎo)論 1
1.1　簡介 1
1.1.1　數(shù)據(jù)表示 1
1.1.2　數(shù)據(jù)通路 5
1.1.3　計算機(jī)系統(tǒng) 5
1.1.4　嵌入式系統(tǒng) 7
1.2　邏輯設(shè)計 7
1.2.1　電路最小化 8
1.2.2　實現(xiàn) 9
1.2.3　電路類型 10
1.2.4　計算機(jī)輔助設(shè)計工具 12
1.3　計算機(jī)組成 13
1.4　計算機(jī)體系結(jié)構(gòu) 13
1.4.1　流水線 14
1.4.2　并行性 15
1.5　計算機(jī)安全 19
參考文獻(xiàn) 19
練習(xí) 19
第2章　組合電路：小型設(shè)計 22
2.1　簡介 22
2.2　邏輯表達(dá)式 24
2.2.1　乘積的和表達(dá)式 25
2.2.2　和的乘積表達(dá)式 27
2.3　規(guī)范表達(dá)式 29
2.3.1　極小項 29
2.3.2　極大項 30
2.4　邏輯化簡 30
2.4.1　卡諾圖 31
2.4.2　K圖化簡 33
2.5　邏輯化簡算法 37
2.6　電路時序圖 43
2.6.1　信號傳播延遲 45
2.6.2　扇入和扇出 45
2.7　其他邏輯門 46
2.7.1　緩存 46
2.7.2　集電極開路緩沖區(qū) 46
2.7.3　三態(tài)緩存 48
2.8　設(shè)計實例 50
2.8.1　全加器 50
2.8.2　多路選擇器 52
2.8.3　譯碼器 54
2.8.4　編碼器 55
2.9　實現(xiàn) 57
2.9.1　可編程邏輯器件 57
2.9.2　設(shè)計流程 58
2.10　硬件描述語言 60
2.10.1　結(jié)構(gòu)模型 60
2.10.2　傳輸延遲仿真 63
2.10.3　行為建模 65
2.10.4　綜合與仿真 67
參考文獻(xiàn) 69
練習(xí) 69
第3章　組合電路：大型設(shè)計 72
3.1　簡介 72
3.2　算術(shù)函數(shù) 74
3.3　加法器 74
3.3.1　進(jìn)位傳輸加法器 74
3.3.2　先行進(jìn)位加法器 75
3.4　減法器 81
3.5　2的補(bǔ)碼加法/減法器 83
3.6　算術(shù)邏輯單元 86
3.6.1　設(shè)計部分：位并行 87
3.6.2　設(shè)計部分：位串行 91
3.7　設(shè)計實例 93
3.7.1　乘法器 93
3.7.2　除法器 95
3.8　實數(shù)算術(shù) 96
3.8.1　浮點數(shù)標(biāo)準(zhǔn) 97
3.8.2　浮點數(shù)據(jù)空間 98
3.8.3　浮點運(yùn)算 100
3.8.4　浮點單元 104
參考文獻(xiàn) 105
練習(xí) 105
第4章　時序電路：核心模塊 109
4.1　簡介 109
4.2　SR鎖存器 110
4.3　D鎖存器 113
4.4　鎖存器的缺陷 114
4.5　D觸發(fā)器 115
4.5.1　選擇電路 116
4.5.2　操作規(guī)范 116
4.5.3　建立和保持時間 116
4.6　無相位差的時鐘頻率估計 120
4.7　觸發(fā)器使能 120
4.8　其他觸發(fā)器 121
4.9　硬件描述語言模型 122
參考文獻(xiàn) 124
練習(xí) 125
第5章　時序電路：小型設(shè)計 127
5.1　簡介 127
5.2　狀態(tài)機(jī)介紹：寄存器設(shè)計 128
5.2.1　寄存器模型 129
5.2.2　多功能寄存器 130
5.3　FSM設(shè)計 132
5.3.1　二進(jìn)制編碼狀態(tài) 134
5.3.2　獨(dú)熱碼狀態(tài) 137
5.4　計數(shù)器 142
5.5　容錯FSM 149
5.6　時序電路的時序 154
5.6.1　帶有時鐘相位差的時鐘頻率評估 157
5.6.2　異步接口 157
5.7　硬件描述語言模型 159
參考文獻(xiàn) 164
練習(xí) 164
第6章　時序電路：大型設(shè)計 168
6.1　簡介 168
6.2　數(shù)據(jù)通路設(shè)計 169
6.2.1　單周期 170
6.2.2　多周期 171
6.2.3　流水線 171
6.3　控制單元設(shè)計技術(shù) 175
6.3.1　硬件控制單元：FSD 176
6.3.2　微程序控制 176
6.3.3　硬件控制：流水線 180
6.4　能源和功率消耗 181
6.5　設(shè)計實例 183
6.5.1　無符號串行乘法器 184
6.5.2　帶符號串行乘法器 192
6.5.3　計算機(jī)圖形學(xué)：旋轉(zhuǎn) 199
參考文獻(xiàn) 211
練習(xí) 211
第7章　存儲器 214
7.1　簡介 214
7.2　存儲技術(shù) 215
7.2.1　只讀存儲器 215
7.2.2　隨機(jī)存取存儲器 215
7.2.3　應(yīng)用 217
7.3　存儲單元陣列 217
7.3.1　字存取 218
7.3.2　突發(fā)訪問 218
7.4　存儲器組織結(jié)構(gòu) 220
7.4.1　現(xiàn)代DRAM 221
7.4.2　SRAM存儲單元模型 223
7.4.3　SRAM芯片內(nèi)部組織結(jié)構(gòu) 223
7.4.4　存儲單元設(shè)計 225
7.5　存儲時序 228
7.5.1　SRAM 228
7.5.2　DRAM 230
7.5.3　SDRAM 231
7.5.4　DDR SDRAM 232
7.6　存儲器體系結(jié)構(gòu) 232
7.6.1　高位交叉存儲 233
7.6.2　低位交叉存儲 233
7.6.3　多通道 234
7.7　設(shè)計實例：多處理器存儲結(jié)構(gòu) 236
7.7.1　UMA與NUMA 236
7.7.2　NUMA應(yīng)用 236
7.8　HDL模型 237
參考文獻(xiàn) 240
練習(xí) 240
第8章　指令集體系結(jié)構(gòu) 243
8.1　簡介 243
8.1.1　指令類型 244
8.1.2　程序翻譯 244
8.1.3　指令周期 244
8.2　指令集體系結(jié)構(gòu)的類型 246
8.2.1　尋址模式 246
8.2.2　指令格式 247
8.2.3　堆棧ISA 247
8.2.4　累加器ISA 249
8.2.5　CISC-ISA 249
8.2.6　RISC-ISA 250
8.3　設(shè)計示例 250
8.3.1　累加器ISA指令集設(shè)計 250
8.3.2　累加器ISA處理器：單周期 255
8.3.3　累加器ISA處理器：流水線 259
8.3.4　RISC-ISA處理器 266
8.4　先進(jìn)的處理器架構(gòu) 269
8.4.1　深度流水線 269
8.4.2　分支預(yù)測技術(shù) 271
8.4.3　指令級并行 278
8.4.4　多線程 284
參考文獻(xiàn) 288
練習(xí) 288
第9章　計算機(jī)體系結(jié)構(gòu)：互連 293
9.1　簡介 293
9.2　存儲器控制器 298
9.2.1