FPGA應(yīng)用開發(fā)和仿真

目　錄Contents
前言
第1章　數(shù)字電路基礎(chǔ)1
　1.1　模擬電路與數(shù)字電路1
　1.2　二進(jìn)制相關(guān)知識3
　　1.2.1　二進(jìn)制和其他進(jìn)制3
　　1.2.2　進(jìn)制間的相互轉(zhuǎn)換4
　　1.2.3　二進(jìn)制的四則運算5
　1.3　二進(jìn)制在電路中的表達(dá)6
　　1.3.1　有限字長和補碼6
　　1.3.2　負(fù)數(shù)、有符號數(shù)和無符號數(shù)6
　1.4　門電路和基本邏輯運算10
　　1.4.1　非門、與門和或門11
　　1.4.2　與非門和或非門12
　　1.4.3　異或門和同或門12
　　1.4.4　三種表達(dá)形式的轉(zhuǎn)換13
　　1.4.5　基本門的電路實現(xiàn)14
　　1.4.6　三態(tài)輸出和漏極開路輸出15
　　1.4.7　波形圖17
　　1.4.8　門電路的一些非典型應(yīng)用18
　1.5　邏輯代數(shù)22
　　1.5.1　基本定律22
　　1.5.2　表達(dá)式的代數(shù)化簡法23
　　1.5.3　卡諾圖化簡法23
　1.6　基本組合邏輯24
　　1.6.1　編碼器和譯碼器24
　　1.6.2　未定義的輸入狀態(tài)26
　　1.6.3　數(shù)據(jù)選擇器27
　　1.6.4　延遲和競爭冒險27
　　1.6.5　加法器28
　　1.6.6　乘法器31
　　1.6.7　數(shù)值比較器32
　1.7　鎖存器32
　　1.7.1　SR鎖存器32
　　1.7.2　D鎖存器33
　1.8　觸發(fā)器34
　　1.8.1　D觸發(fā)器、時鐘和使能34
　　1.8.2　D觸發(fā)器的異步和同步復(fù)位36
　　1.8.3　D觸發(fā)器的建立時間、保持時間和傳輸延遲37
　　1.8.4　其他觸發(fā)器38
　1.9　時序邏輯40
　　1.9.1　移位寄存器和串-并互換40
　　1.9.2　延遲鏈42
　　1.9.3　分頻器43
　　1.9.4　計數(shù)器44
　　1.9.5　同步時序邏輯46
　　1.9.6　累加器48
　1.10　存儲器49
　　1.10.1　存儲器容量和類型49
　　1.10.2　SRAM50
　　1.10.3　雙端口SRAM54
　　1.10.4　同步SRAM54
　1.11　小數(shù)55
　　1.11.1　定點小數(shù)及其范圍和誤差55
　　1.11.2　定點小數(shù)的運算56
　　1.11.3　浮點小數(shù)58
第2章　Verilog HDL和SystemVerilog60
　2.1　硬件描述語言簡介60
　2.2　設(shè)計方法和流程62
　2.3　標(biāo)識符和關(guān)鍵字63
　2.4　值、數(shù)和字面量63
　　2.4.1　整型常數(shù)64
　　2.4.2　浮點常數(shù)65
　　2.4.3　時間常數(shù)和字符串常數(shù)65
　2.5　線網(wǎng)66
　2.6　變量67
　2.7　參數(shù)和常量68
　2.8　類型和位寬轉(zhuǎn)換70
　2.9　操作符和表達(dá)式71
　　2.9.1　位選取操作符74
　　2.9.2　位拼接和流運算符74
　　2.9.3　按位邏輯運算符76
　　2.9.4　縮減運算符76
　　2.9.5　移位77
　　2.9.6　自增賦值和自減賦值77
　　2.9.7　條件判斷相關(guān)運算符78
　　2.9.8　條件運算符79
　　2.9.9　let語句79
　2.10　結(jié)構(gòu)和聯(lián)合80
　2.11　數(shù)組82
　2.12　賦值、過程和塊83
　　2.12.1　賦值的延遲84
　　2.12.2　賦值的強度85
　　2.12.3　流程控制語句86
　　2.12.4　always過程88
　　2.12.5　阻塞和非阻塞賦值91
　2.13　模塊93
　2.14　接口97
　2.15　生成塊100
　2.16　任務(wù)和函數(shù)101
　2.17　包102
　2.18　系統(tǒng)任務(wù)和函數(shù)103
　　2.18.1　顯示相關(guān)104
　　2.18.2　文件相關(guān)105
　　2.18.3　存儲器相關(guān)106
　　2.18.4　仿真相關(guān)107
　　2.18.5　錯誤和信息107
　　2.18.6　類型轉(zhuǎn)換和數(shù)學(xué)函數(shù)107
　2.19　編譯指令108
第3章　ModelSim和仿真111
　3.1　仿真和測試的相關(guān)概念111
　3.2　測試代碼編寫112
　　3.2.1　時鐘的產(chǎn)生112
　　3.2.2　復(fù)位的產(chǎn)生114
　　3.2.3　一般輸入的產(chǎn)生115
　3.3　ModelSim軟件仿真流程118
　　3.3.1　主界面簡介118
　　3.3.2　創(chuàng)建工程119
　　3.3.3　向工程中添加文件121
　　3.3.4　開始仿真122
　　3.3.5　帶有信號和波形的例子124
　3.4　波形和格式127
第4章　Verilog基本應(yīng)用130
　4.1　代碼風(fēng)格130
　4.2　常用組合邏輯單元的描述132
　　4.2.1　編碼器和譯碼器132
　　4.2.2　數(shù)據(jù)選擇器133
　4.3　常用時序邏輯單元的描述133
　　4.3.1　移位寄存器133
　　4.3.2　延遲鏈134
　　4.3.3　計數(shù)器134
　　4.3.4　累加器136
　4.4　時鐘域和使能137
　4.5　跨時鐘域問題138
　　4.5.1　域外慢速跳沿138
　　4.5.2　域間狀態(tài)傳遞140
　　4.5.3　域間事件傳遞142
　　4.5.4　域間數(shù)據(jù)傳遞144
　4.6　存儲器及其初始化144
　　4.6.1　各種模式的存儲器描述145
　　4.6.2　存儲器的初始化148
　4.7　用存儲器實現(xiàn)延遲鏈151
　4.8　單時鐘FIFO152
　4.9　雙時鐘FIFO156
　4.10　用戶按鍵和數(shù)碼LED157
　　4.10.1　用戶按鍵處理157
　　4.10.2　數(shù)碼LED159
　4.11　PWM和死區(qū)161
　　4.11.1　單端PWM161
　　4.11.2　差分PWM162
　　4.11.3　死區(qū)165
　4.12　正交增量編碼器接口166
　4.13　有限狀態(tài)機170
　　4.13.1　秒表例子171
　　4.13.2　數(shù)字示波器觸發(fā)采樣例子175
第5章　IO規(guī)范與外部總線182
　5.1　單端信號和地182
　5.2　傳輸線與端接184
　5.3　差分信號185
　5.4　高速串行接口188
　5.5　UART189
　　5.5.1　UART規(guī)范介紹189
　　5.5.2　發(fā)送器的設(shè)計190
　　5.5.3　接收器的設(shè)計193
　　5.5.4　UART收發(fā)仿真195
　5.6　SPI197
　　5.6.1　SPI規(guī)范介紹197
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