Verilog HDL數(shù)字系統(tǒng)設計入門與應用實例

目錄




第1章緒論

1.1EDA技術的發(fā)展概況

1.2設計方法和設計流程

1.2.1設計方法

1.2.2設計流程

1.3主要的EDA開發(fā)軟件及廠家

1.3.1主要的EDA廠家

1.3.2主要的EDA開發(fā)軟件

思考與練習

第2章可編程邏輯器件

2.1可編程器件概述

2.1.1ASIC及其分類

2.1.2PLD器件的分類

2.2簡單PLD的基本結構

2.3CPLD的基本結構及典型器件簡介

2.3.1CPLD的基本結構

2.3.2典型CPLD器件——MAX7000系列

2.3.3典型CPLD器件——Max Ⅱ系列

2.3.4典型CPLD器件——XC9500系列

2.4FPGA的基本結構及典型器件簡介

2.4.1FPGA的基本結構

2.4.2典型FPGA器件——Cyclone Ⅱ系列

2.4.3Altera公司FPGA簡介

2.4.4典型FPGA器件——Spartan3系列

2.4.5Xilinx公司FPGA簡介

2.5器件配置與編程

2.5.1JTAG邊界掃描測試

2.5.2FPGA的編程與配置

2.6PLD發(fā)展趨勢

思考與練習

第3章Quartus Ⅱ開發(fā)軟件

3.1概述

3.1.1Quartus Ⅱ 9.1的安裝

3.1.2Quartus Ⅱ 9.1的授權許可設置

3.2Quartus Ⅱ 9.1管理器

3.2.1工作界面

3.2.2菜單欄

3.3設計輸入

3.3.1Quartus Ⅱ軟件設計流程

3.3.2創(chuàng)建工程

3.3.3圖形編輯輸入

3.3.4文本編輯輸入

3.4設計處理

3.4.1編譯設置

3.4.2編譯

3.4.3仿真分析

3.4.4引腳鎖定、設計下載和硬件測試

3.5時序分析

3.5.1Classic Timing Analyzer時序約束

3.5.2TimeQuest Timing Analyzer時序分析

3.6層次設計

3.6.1創(chuàng)建底層設計文件

3.6.2創(chuàng)建圖元

3.6.3創(chuàng)建頂層設計文件

3.7基于宏功能模塊的設計

思考與練習

第4章ModelSim仿真軟件

4.1概述

4.2ModelSim 6.5使用舉例

4.2.1ModelSim仿真基本步驟

4.2.2ModelSim與Quartus Ⅱ聯(lián)合進行功能仿真的基本步驟

4.2.3ModelSim對Altera器件進行后仿真的基本步驟

思考與練習

第5章Verilog HDL基本語法

5.1Verilog HDL概述

5.1.1Verilog HDL的產(chǎn)生和發(fā)展

5.1.2Verilog HDL的設計流程

5.1.3Verilog HDL與VHDL的比較

5.2Verilog HDL模塊結構

5.3Verilog HDL語言要素及數(shù)據(jù)類型

5.3.1Verilog HDL語言要素

5.3.2常量

5.3.3變量和數(shù)據(jù)類型

5.3.4參數(shù)

5.3.5向量

5.3.6存儲器

5.3.7運算符

5.4Verilog HDL基本語句

5.4.1綜合性設計語句

5.4.2時間控制語句

5.4.3過程語句

5.4.4塊語句

5.4.5賦值語句

5.4.6條件語句

5.4.7循環(huán)語句

5.4.8任務與函數(shù)

5.4.9編譯預處理語句

思考與練習

第6章仿真與測試

6.1系統(tǒng)任務與系統(tǒng)函數(shù)

6.2用戶自定義原語

6.3測試平臺的建立

6.4仿真設計實例

思考與練習

第7章描述方式與層次設計

7.1Verilog HDL的描述方式

7.1.1結構描述方式

7.1.2行為描述方式

7.1.3數(shù)據(jù)流描述方式

7.1.4混合描述方式

7.2進程

7.3Verilog HDL層次設計

思考與練習

第8章組合邏輯電路設計

8.1編碼器和譯碼器

8.1.1編碼器

8.1.2譯碼器

8.2數(shù)據(jù)選擇器

8.3加法器

8.3.1半加器

8.3.2全加器

8.3.3級聯(lián)加法器

8.3.4超前進位加法器

8.4乘法器

8.4.1移位相加乘法器

8.4.2并行乘法器

8.5其他組合邏輯電路

8.5.1基本門電路

8.5.2三態(tài)門電路

思考與練習

第9章時序邏輯電路設計

9.1觸發(fā)器

9.1.1RS觸發(fā)器

9.1.2JK觸發(fā)器

9.1.3D觸發(fā)器

9.1.4T觸發(fā)器

9.2鎖存器和寄存器

9.2.1鎖存器

9.2.2寄存器

9.3移位寄存器

9.3.1左移移位寄存器

9.3.2右移移位寄存器

9.4分頻器

9.4.1偶數(shù)分頻器

9.4.2奇數(shù)分頻器

9.5計數(shù)器

9.5.1同步計數(shù)器

9.5.2異步計數(shù)器

9.5.3加減計數(shù)器

9.6其他時序邏輯電路

9.6.1同步器

9.6.2邊沿檢測電路

思考與練習

第10章有限狀態(tài)機的設計

10.1有限狀態(tài)機概述

10.1.1狀態(tài)機的分類

10.1.2有限狀態(tài)機的狀態(tài)轉換圖

10.1.3有限狀態(tài)機的設計流程

10.2有限狀態(tài)機的設計要點

10.3有限狀態(tài)機設計實例

10.3.1摩爾型狀態(tài)機

10.3.2米里型狀態(tài)機

10.3.3有限狀態(tài)機的描述方式

思考與練習

第11章數(shù)字系統(tǒng)設計實例

11.1數(shù)字跑表的設計

11.2交通燈控制器的設計

11.3自動售貨機的設計

11.4ADC0809采樣控制模塊的設計

11.5可控脈沖發(fā)生器的設計

11.5.1順序脈沖發(fā)生器

11.5.2并行脈沖控制模塊

思考與練習

第12章基于FPGA數(shù)字系統(tǒng)設計實例

12.1基于FPGA的多功能數(shù)字鐘的設計

12.1.1系統(tǒng)設計要求

12.1.2系統(tǒng)設計方案

12.1.3各部分功能模塊的設計

12.2基于FPGA的信號發(fā)生器的設計

12.2.1系統(tǒng)設計要求

12.2.2系統(tǒng)設計方案

12.2.3各部分功能模塊的設計

12.3基于FPGA的密碼鎖的設計

12.3.1系統(tǒng)設計要求

12.3.2系統(tǒng)設計方案

12.3.3各部分功能模塊的設計

12.4數(shù)字濾波器的FPGA設計

12.4.1FIR濾波器的結構

12.4.2抽頭系數(shù)的編碼

12.4.3FIR濾波器的設計

12.5直擴通信系統(tǒng)的FPGA設計

12.5.1二進制相位鍵控調(diào)制

12.5.2CPSK信號的產(chǎn)生

12.5.3DPSK信號的產(chǎn)生

12.5.4CPSK調(diào)制器的設計

12.5.5DPSK調(diào)制器的設計

12.5.6CPSK解調(diào)器的設計

12.5.7DPSK解調(diào)器的設計

思考與練習

附錄AVerilog HDL(IEEE 1364—1995)關鍵字

附錄BVerilog HDL(IEEE 1364—2001)關鍵字

附錄CVerilog2001語法結構

附錄DVerilog2002語法結構

參考文獻