可逆邏輯電路綜合及可測性設(shè)計(jì)研究

第1章 概述
1.1 集成電路技術(shù)的發(fā)展和研究目標(biāo)
1.1.1 集成電路發(fā)展帶來的挑戰(zhàn)
1.1.2 研究意義和研究目標(biāo)
1.2 國內(nèi)外的研究現(xiàn)狀
1.2.1 低功耗電路結(jié)構(gòu)
1.2.2 低功耗性能分析
1.3 本書的研究內(nèi)容
第2章 集成電路低功耗設(shè)計(jì)概述
2.1 集成電路功耗的組成
2.2 集成電路低功耗設(shè)計(jì)方法
2.2.1 集成電路的功耗分析
2.2.2 低功耗設(shè)計(jì)方法
2.2.3 不同層次的低功耗設(shè)計(jì)技術(shù)
2.3 本章小結(jié)
第3章 可逆邏輯電路
3.1 引言
3.2 可逆
3.3 可逆邏輯門
3.3.1 N0T邏輯門
3.3.2 CNOT邏輯門
3.3.3 （2-bit）Toffoli邏輯門
3.3.4 （m-bit）Tbffoli邏輯門
3.3. 5交換門
3.3.6 控制交換門
3.4 本章小結(jié)
第4章 可逆電路的符號綜合方法
4.1 引言
4.2 不可逆邏輯的可逆化
4.3 模板匹配法
4.4 符號綜合方法
4.4.1 數(shù)學(xué)模型
4.4.2 符號代數(shù)方法
4.4.3 縮減時(shí)延
4.4.4 成本函數(shù)
4.4.5 減少垃圾線
4.4.6 算法描述
4.4.7 實(shí)驗(yàn)結(jié)果
4.5 本章小結(jié)
第5章 考慮串?dāng)_的可逆電路綜合
5.1 引言
5.2 串?dāng)_時(shí)延模型
5.2.1 串?dāng)_計(jì)算
5.2.2 串?dāng)_時(shí)延模型
5.3 交換線間排列
5.4 成本函數(shù)CF的確定
5.5 綜合算法
5.6 實(shí)驗(yàn)結(jié)果
5.7 本章小結(jié)
第6章 工藝參數(shù)變動(dòng)下可逆電路的時(shí)延和漏功耗分析
6.1 引言
6.2 工藝參數(shù)變動(dòng)下的時(shí)延分析
6.2.1 加法ADD操作
6.2.2 取最大值MAX操作
6.3 工藝參數(shù)變動(dòng)下的漏功耗分析
6.4 實(shí)驗(yàn)結(jié)果
6.5 本章小結(jié)
第7章 工藝參數(shù)變動(dòng)下可逆電路的層次化性能分析
7.1 引言
7.2 層次模型
7.3 物理級和邏輯級的詳細(xì)分析
7.4 層次化性能分析
7.4.1 層次化方差分析
7.4.2 CH（相關(guān)系數(shù)一海森矩陣）參數(shù)約簡方法
7.5 探索時(shí)空參數(shù)下的高次模型擬合
7.5.1 時(shí)空參數(shù)分析
7.5.2 空間參數(shù)分析
7.6 實(shí)驗(yàn)結(jié)果
7.7 本章小結(jié)
第8章 可逆電路的測試綜合方法
8.1 引言
8.2 經(jīng)典電路的測試技術(shù)
8.2.1 故障類型及建模
8.2.2 故障模擬
8.2.3 自動(dòng)測試向量生成方法.
8.2.4 掃描設(shè)計(jì)
8.3 可逆邏輯電路的可測性設(shè)計(jì)方法
8.3.1 可測性可逆邏輯的基本概念
8.3.2 構(gòu)造可逆電路可測性實(shí)現(xiàn)的分析算法
8.3.3 實(shí)驗(yàn)結(jié)果
8.4 內(nèi)建自測試
8.4.1 偽隨機(jī)序列生成電路
8.4.2 LF.R序列與反饋多項(xiàng)式的關(guān)系
8.4.3 LFSR序列特性
8.4.4 偽隨機(jī)序列電路的設(shè)計(jì)
8.5 本章小結(jié)
結(jié)語
附錄
附錄1 術(shù)語表
附錄2 Grobner基
附錄3 典型的可逆電路綜合算法
附錄4 實(shí)驗(yàn)所用到的部分可逆電路[106]
參考文獻(xiàn)
后記