現(xiàn)代VLSI器件基礎(chǔ)（第二版）

第 1 章 引言
1．1 VLSI 器件技術(shù)的發(fā)展史
1．1．1 歷史回顧
1．1．2 最新進(jìn)展
1．2 現(xiàn)代 VLSI 器件
1．2．1 現(xiàn)代 CMOS 晶體管
1．2．2 現(xiàn)代雙極晶體管
1．3 本書內(nèi)容簡介
第 2 章 基本器件物理
2．1 硅中的電子和空穴
2．1．1 硅的能帶
2．1．2 n 型硅和 p 型硅
2．1．3 硅中的載流子輸運(yùn)
2．1．4 VLSI 器件工作中的幾個(gè)基本方程
2．2 p-n 結(jié)
2．2．1 p-n 二極管的能帶圖
2．2．2 突變結(jié)
2．2．3 二極管方程
2．2．4 I-V 特性
2．2．5 時(shí)間依賴性和開關(guān)特性
2．2．6 擴(kuò)散電容
2．3 MOS 電容
2．3．1 表面勢：積累、耗盡與反型
2．3．2 硅中的靜電勢和電荷分布
2．3．3 MOS 電容的定義和特性
2．3．4 多晶硅柵功函數(shù)和耗盡效應(yīng)
2．3．5 非平衡狀態(tài)下的 MOS 電容和柵控二極管
2．3．6 二氧化硅層和硅―氧化層界面電荷
2．3．7 氧化層電荷和界面陷阱對器件特性的影響
2．4 金屬―硅接觸
2．4．1 肖特基勢壘二極管的靜態(tài)特性
2．4．2 肖特基勢壘二極管的電流輸運(yùn)
2．4．3 肖特基勢壘二極管的 I-V 特性
2．4．4 歐姆接觸
2．5 高場效應(yīng)
2．5．1 碰撞電離和雪崩擊穿
2．5．2 帶帶隧穿
2．5．3 通過 SiO2的隧穿
2．5．4 熱載流子由 Si 注入 SiO2
2．5．5 柵控二極管中的高場效應(yīng)
2．5．6 介質(zhì)擊穿
習(xí)題
第 3 章 MOSFET 器件
3．1 長溝道 MOSFET
3．1．1 漏電流模型
3．1．2 MOSFET 的 I-V 特性
3．1．3 亞閾特性
3．1．4 襯底偏壓和溫度對閾值電壓的影響
3．1．5 MOSFET 溝道遷移率
3．1．6 MOSFET 電容和反型層電容效應(yīng)
3．2 短溝道 MOSFET
3．2．1 短溝道效應(yīng)
3．2．2 速度飽和和高場輸運(yùn)
3．2．3 溝道長度調(diào)制
3．2．4 源―漏串聯(lián)電阻
3．2．5 MOSFET 退化和高電場下的擊穿
習(xí)題
第 4 章 CMOS 器件設(shè)計(jì)
4．1 MOSFET 的按比例縮小
4．1．1 恒定電場按比例縮小
4．1．2 一般化按比例縮小
4．1．3 不可縮小效應(yīng)（Nonscaling Effect）
4．2 閾值電壓
4．2．1 閾值電壓的要求
4．2．2 溝道摻雜分布設(shè)計(jì)
4．2．3 非均勻摻雜
4．2．4 量子效應(yīng)對閾值電壓的影響
4．2．5 離散雜質(zhì)對閾值電壓的影響
4．3 溝道長度
4．3．1 溝道長度的不同定義
4．3．2 有效溝道長度的提取方法
4．3．3 有效溝道長度的物理意義
習(xí)題
第 5 章 CMOS 性能因子
5．1 CMOS 電路基本模塊
5．1．1 CMOS 反相器
5．1．2 CMOS 的“與非門”和“或非門”
5．1．3 反相器和 NAND 結(jié)構(gòu)的版圖
5．2 寄生元件
5．2．1 源―漏電阻
5．2．2 寄生電容
5．2．3 柵電阻
5．2．4 互連線電容和電阻
5．3 器件參數(shù)對 CMOS 延遲的影響
5．3．1 傳播延遲和延遲的表達(dá)式
5．3．2 溝寬、溝長和柵氧化層厚度對 CMOS 延遲的影響
5．3．3 電源電壓和閾值電壓對 CMOS 延遲的影響
5．3．4 寄生電阻和電容對 CMOS 延遲的影響
5．3．5 二輸入 NAND 結(jié)構(gòu)電路的延遲和體效應(yīng)
5．4 其他 CMOS 器件的性能因子
5．4．1 射頻電路中的 MOSFET
5．4．2 器件輸運(yùn)特性對 CMOS 性能的影響
5．4．3 低溫 CMOS 器件
習(xí)題
第 6 章 雙極器件
6．1 n-p-n 雙極晶體管
6．1．1 雙極晶體管的基本工作原理
6．1．2 修正簡單的二極管理論來描述雙極晶體管
6．2 理想的 I-V 特性
6．2．1 集電極電流
6．2．2 基極電流
6．2．3 電流增益
6．2．4 理想的 IC-VCE特性
6．3 典型 n-p-n 雙極晶體管的特性
6．3．1 發(fā)射區(qū)和基區(qū)串聯(lián)電阻效應(yīng)
6．3．2 基區(qū)―集電區(qū)電壓對集電極電流的影響
6．3．3 大電流下的集電極電流下降
6．3．4 小電流下的非理想基極電流
6．4 雙極器件的等效電路模型和時(shí)變分析
6．4．1 基本直流模型
6．4．2 基本交流模型
6．4．3 小信號等效電路模型
6．4．4 發(fā)射區(qū)擴(kuò)散電容
6．4．5 電荷控制分析
6．5 擊穿電壓
6．5．1 存在基區(qū)―集電區(qū)結(jié)雪崩倍增效應(yīng)時(shí)的共基極電流增益
6．5．2 晶體管中的飽和電流
6．5．3 BVCEO和 BVCBO的關(guān)系
習(xí)題
第 7 章 雙極器件設(shè)計(jì)
7．1 發(fā)射區(qū)的設(shè)計(jì)
7．1．1 擴(kuò)散或注入加擴(kuò)散的發(fā)射區(qū)
7．1．2 多晶硅發(fā)射區(qū)
7．2 基區(qū)的設(shè)計(jì)
7．2．1 基區(qū)方塊電阻率與集電極電流密度之間的關(guān)系
7．2．2 內(nèi)基區(qū)摻雜分布
7．2．3 準(zhǔn)中性內(nèi)基區(qū)中的電場
7．2．4 基區(qū)渡越時(shí)間
7．3 集電區(qū)的設(shè)計(jì)
7．3．1 基區(qū)展寬效應(yīng)可忽略時(shí)的集電區(qū)設(shè)計(jì)
7．3．2 基區(qū)展寬效應(yīng)十分顯著時(shí)的集電區(qū)設(shè)計(jì)
7．4 SiGe 基雙極晶體管
7．4．1 具有簡單線性梯度漸變帶隙的晶體管
7．4．2 發(fā)射區(qū)中存在鍺時(shí)的基極電流
7．4．3 基區(qū)具有梯形鍺分布的晶體管
7．4．4 包含常數(shù)基區(qū)鍺分布的晶體管
7．4．5 發(fā)射區(qū)深度對器件特性的影響
7．4．6 一些最優(yōu)的鍺分布
7．4．7 通過 VBE來調(diào)制基區(qū)寬度
7．4．8 反向工作模式的 I-V 特性
7．4．9 SiGe 基雙極晶體管的異質(zhì)結(jié)特性
7．5 現(xiàn)代雙極晶體管結(jié)構(gòu)
7．5．1 深溝槽隔離
7．5．2 多晶硅發(fā)射區(qū)
7．5．3 自對準(zhǔn)多晶硅基極接觸
7．5．4 基底集電區(qū)
7．5．5 SiGe 基極
習(xí)題
第 8 章 雙極器件性能因子
8．1 雙極晶體管的品質(zhì)因數(shù)
8．1．1 截止頻率
8．1．2 最大振蕩頻率
8．1．3 環(huán)形振蕩器和門延遲
8．2 數(shù)字雙極電路
8．2．1 邏輯門中的延遲分量
8．2．2 數(shù)字電路中的器件結(jié)構(gòu)和版圖
8．3 數(shù)字電路中雙極器件的優(yōu)化
8．3．1 數(shù)字電路的設(shè)計(jì)點(diǎn)
8．3．2 基區(qū)展寬效應(yīng)顯著時(shí)的器件優(yōu)化
8．3．3 基區(qū)展寬效應(yīng)可忽略時(shí)的器件優(yōu)化
8．3．4 減小功率―延遲積的器件優(yōu)化
8．3．5 從一些數(shù)據(jù)分析得出的雙極器件優(yōu)化
8．4 ECL 電路中雙極器件的尺寸縮小
8．4．1 器件尺寸縮小的規(guī)則
8．4．2 ECL 電路中雙極晶體管尺寸縮小的限制
8．5 射頻（RF）和模擬電路中雙極器件的優(yōu)化和尺寸縮小
8．5．1 單晶體管放大器
8．5．2 各項(xiàng)參數(shù)的優(yōu)化
8．5．3 RF 和模擬雙極器件技術(shù)
8．5．4 RF 和模擬電路應(yīng)用中雙極晶體管尺寸縮小的限制
8．6 SiGe 基雙極晶體管和 GaAs HBT 的比較
習(xí)題
第 9 章 存儲(chǔ)器
9．1 CMOS 靜態(tài)隨機(jī)存儲(chǔ)器（CMOS SRAM）
9．1．1 CMOS SRAM 單元
9．1．2 其他雙穩(wěn)態(tài) MOSFET 靜態(tài)隨機(jī)存儲(chǔ)單元
9．1．3 雙極靜態(tài)隨機(jī)存儲(chǔ)單元
9．2 動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）
9．2．1 基本 DRAM 單元及其操作
9．2．2 DRAM 單元的器件設(shè)計(jì)和尺寸縮小問題
9．3 非易失性存儲(chǔ)器
9．3．1 MOSFET 非易失性存儲(chǔ)器
9．3．2 閃存陣列
9．3．3 浮柵非易失性存儲(chǔ)器
9．3．4 電荷存儲(chǔ)在柵絕緣體中的非易失性存儲(chǔ)器
習(xí)題
第 10 章 SOI 器件
10．1 SOI CMOS
10．1．1 部分耗盡型 SOI MOSFET
10．1．2 全耗盡型 SOI MOSFET
10．2 薄硅 SOI 雙極器件
10．2．1 集電區(qū)全耗盡模式
10．2．2 集電區(qū)部分耗盡模式
10．2．3 集電區(qū)積累模式
10．2．4 討論
10．3 雙柵 MOSFET（DG MOSFET）
10．3．1 對稱 DG MOSFET 的漏電流分析模型
10．3．2 DG MOSFET 的柵尺寸縮小
10．3．3 制作 DG MOSFET 的要求和挑戰(zhàn)
10．3．4 多柵 MOSFET
習(xí)題
附錄 A CMOS 工藝流程
附錄 B現(xiàn)代 n-p-n 雙極晶體管的制造工藝
附錄 C 愛因斯坦方程
C．1 漂移
C．2 擴(kuò)散
附錄 D 準(zhǔn)費(fèi)米勢的空間變化
D．1 少子準(zhǔn)費(fèi)米勢的空間變化
D．2 空間電荷區(qū)準(zhǔn)費(fèi)米勢的變化
附錄 E 產(chǎn)生―復(fù)合過程和空間電荷區(qū)電流
E．1 陷阱中心的捕獲和發(fā)射
E．2 穩(wěn)態(tài)陷阱中心占據(jù)分析
E．3 凈復(fù)合率
E．4 有效產(chǎn)生―復(fù)合中心
E．5 少子壽命
E．6 耗盡區(qū)產(chǎn)生率
E．7 空間電荷區(qū)凈復(fù)合率
E．8 由空間電荷區(qū)產(chǎn)生的產(chǎn)生―復(fù)合電流
附錄 F p－n 二極管的擴(kuò)散電容
F．1 小信號電子和空穴電流分量
F．2 小信號基極電流
F．3 低頻擴(kuò)散電容
F．4 高頻擴(kuò)散電容
附錄 G 鏡像力導(dǎo)致的勢壘降低
習(xí)題
附錄 H 電子激發(fā)和空穴激發(fā)的雪崩擊穿
附錄I 亞閾區(qū)短溝道效應(yīng)的解析解
I．1 定義簡化的邊界條件
I．2 解方程的方法
I．3 短溝道閾值電壓
I．4 短溝道亞閾值斜率和襯底敏感度
I．5 極端倒梯度型摻雜 MOSFET
附錄 J 通用的 MOSFET 特征長度模型
J．1 二區(qū)特征長度方程
J．2 三區(qū)特征長度方程
J．3 分段特征函數(shù)的正交性
附錄 K 彈道 MOSFET 的漏極電流模型
K．1 彈道 MOSFET 中的源―漏電流
K．2 一子帶近似
附錄 L 弱反型層中的量子力學(xué)解
L．1 二維態(tài)密度
L．2 量子力學(xué)反型電荷密度
L．3 三維連續(xù)情況下低電場中的量子力學(xué)解集合
附錄 M 二端口網(wǎng)絡(luò)的功率增益
附錄 N MOSFET 晶體管的單位增益頻率
N．1 單位電流增益頻率
N．2 單位功率增益頻率
附錄 O 發(fā)射區(qū)電阻和基區(qū)串聯(lián)電阻的測定
O．1 發(fā)射區(qū)串聯(lián)電阻值恒定，與VBE無關(guān)的情況
O．2 發(fā)射區(qū)串聯(lián)電阻是 VBE的函數(shù)的情況
O．3 基區(qū)串聯(lián)電阻的直接測量
O．4 基區(qū)電阻對 VBE的依賴關(guān)系
附錄 P 內(nèi)基區(qū)電阻
P．1 電流擁擠效應(yīng)可忽略的情況
P．2 其他發(fā)射極結(jié)構(gòu)
P．3 發(fā)射極電流擁擠效應(yīng)的估計(jì)
附錄 Q Si-SiGe n-p 型二極管能帶圖
附錄 R 雙極晶體管的截止頻率和最高振蕩頻率
R．1 截止頻率（電流增益為 1）
R．2 最高振蕩頻率（功率增益為 1）
參考文獻(xiàn)