計算機組成原理在線實驗教程：FPGA遠程實驗平臺教學與實踐

定　價：￥39.00

作　者：	柴志雷，李佩琦，吳子剛，陽文敏著
出版社：	清華大學出版社
叢編項：	面向“工程教育認證”計算機系列課程規(guī)劃教材
標　簽：	暫缺

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京東 (￥39.00)

ISBN：	9787302537793	出版時間：	2019-12-01	包裝：	平裝
開本：	16開	頁數(shù)：	163	字數(shù)：

內(nèi)容簡介

　　《計算機組成原理在線實驗教程：FPGA遠程實驗平臺教學與實踐》以線上線下結(jié)合的方式，使用FPGA平臺完成數(shù)字電路及計算機組成原理實驗，并用Python編程的方式與自己設(shè)計的硬件系統(tǒng)交互，來進行系統(tǒng)驗證與調(diào)試。《計算機組成原理在線實驗教程：FPGA遠程實驗平臺教學與實踐》包含三大部分內(nèi)容：首先是實驗所用的軟硬件工具和平臺；其次是實驗設(shè)計方法；最后介紹實驗內(nèi)容安排的建議。《計算機組成原理在線實驗教程：FPGA遠程實驗平臺教學與實踐》中主要講述了PYNQ平臺與基于Python的軟硬件交互、Vivado開發(fā)工具、硬件描述語言簡介、RISC-V開源項目及組成原理實驗內(nèi)容建議等?！队嬎銠C組成原理在線實驗教程：FPGA遠程實驗平臺教學與實踐》可用作高等院校計算機類、電子信息類專業(yè)的數(shù)字電路與組成原理相關(guān)課程的實驗教材，也可作為FPGA及嵌入式系統(tǒng)軟硬件學習的參考用書。

作者簡介

　　柴志雷，江南大學物聯(lián)網(wǎng)工程學院副教授、研究生導(dǎo)師，獲復(fù)旦大學計算機系統(tǒng)結(jié)構(gòu)方向博士學位。中國計算機學會體系結(jié)構(gòu)專業(yè)委員會及嵌入式系統(tǒng)專業(yè)委員會委員，江蘇省計算機教育專委會副主任。長期從事計算機系統(tǒng)結(jié)構(gòu)方面的教學與科研工作，研究興趣為新型計算機體系結(jié)構(gòu)、FPGA可重構(gòu)計算。承擔了國家自然科學基金、科技委創(chuàng)新特區(qū)、無錫市物聯(lián)網(wǎng)專項資金等科研項目，教育部高等學校計算機類專業(yè)教學指導(dǎo)委員會“系統(tǒng)能力培養(yǎng)”課程建設(shè)試點院校項目、Xilinx-教育部產(chǎn)學合作教學改革項目等教學項目。研究成果在FPGA、FPL、FPT、ACMTACO等FPGA會議與期刊發(fā)表學術(shù)論文30余篇，獲得授權(quán)發(fā)明專利4項。研究成果還在美國安富利公司香港研發(fā)中心、上海電氣集團機器人實驗室等單位得到應(yīng)用，獲得中國商業(yè)聯(lián)合會科技進步一等獎1項。

圖書目錄

第1章 PYNQ開發(fā)平臺介紹
1．1 PYNQ開發(fā)板
1．1．1 PYNQZl
1．1．2 PYNQ22
1．2 Zynq7020芯片
1．3 PYNQ框架
1．4 PYNQ平臺的使用
第2章實驗環(huán)境的準備
2．1 線下方式實驗環(huán)境的準備
2．1．1 在本機安裝Vivado軟件
2．1．2 PYNQ板卡的準備
2．1．3 使用JupyterNotebook與PYNQ建立連接
2．2 線上方式實驗環(huán)境的準備
第3章基于PYNQ的組成原理實驗流程概覽
3．1 整體開發(fā)流程介紹
3．2 Vivado開發(fā)流程概覽
3．3 基于Python的硬件交互
第4章 Vivado開發(fā)流程
4．1 創(chuàng)建工程
4．2 設(shè)計輸入
4．2．1 原理圖方式
4．2．2 Verilog/VHDL方式
4．3 仿真
4．4 綜合
4．5 引腳綁定（I/O處理）
4．5．1 物理引腳的綁定
4．5．2 與監(jiān)控模塊（PS）的連接
4．6 實現(xiàn)
4．7 TCI．使用介紹
4．8 實例演示
4．8．1 原理圖方式
4．8．2 Verilog方式
第5章基于Python的I/O交互
5．1 JupyterNotebook介紹
5．1．1 Jupyter組件
5．1．2 Notebook基礎(chǔ)
5．1．3 Notebook用戶界面
5．2 使用PYNQOverlay加載流文件
5．3 Python引腳綁定
5．4 基于Python調(diào)試組合邏輯
5．5 基于Python調(diào)試時序邏輯
5．6 實例演示
5．6．1 上傳．bit和．tcl文件
5．6．2 基于Python的I/O交互
第6章硬件描述語言簡介
6．1 “模塊”的描述
6．1．1 輸入／輸出端口說明
6．1．2 數(shù)據(jù)對象和數(shù)據(jù)類型
6．1．3 順序語句與并行語句
6．2 模塊基本用法示例
6．2．1 八位乘法器
6．2．2 譯碼器
6．2．3 八位二進制比較器
6．2．4 JK觸發(fā)器設(shè)計
6．3 層次化設(shè)計
6．3．1 描述方式
6．3．2 層次化設(shè)計的寫法
6．4 VHDL語言基礎(chǔ)
6．4．1 標識符
6．4．2 數(shù)據(jù)對象
6．4．3 數(shù)據(jù)類型
6．4．4 數(shù)據(jù)類型轉(zhuǎn)換
6．4．5 運算符
6．4．6 運算符優(yōu)先級
6．4．7 VHDL常用語法
6．5 VerilogHDL語言基礎(chǔ)
6．5．1 數(shù)據(jù)類型
6．5．2 數(shù)字表示形式
6．5．3 parameter定義常量
6．5．4 宏定義tdefine
6．5．5 運算符及表達式
6．5．6 運算符優(yōu)先級
6．5．7 VerilogHDL常用語法
……
第7章基于開源CPU的組成原理實驗
第8章實驗內(nèi)容設(shè)計
參考文獻