數(shù)字邏輯與計算機組成

前言
第1章　二進制編碼1
1.1　計算機系統(tǒng)概述1
1.1.1　馮諾依曼結構計算機1
1.1.2　程序的表示與執(zhí)行3
1.1.3　計算機系統(tǒng)抽象層5
1.2　二進制數(shù)的表示6
1.2.1　計算機的外部信息和內(nèi)部數(shù)據(jù)6
1.2.2　進位計數(shù)制7
1.2.3　二進制數(shù)與其他計數(shù)制數(shù)之間的轉換8
1.3　數(shù)值型數(shù)據(jù)的編碼表示11
1.3.1　定點數(shù)的編碼11
1.3.2　整數(shù)的表示16
1.3.3　浮點數(shù)的表示18
1.3.4　十進制數(shù)的二進制編碼表示21
1.4　非數(shù)值型數(shù)據(jù)的編碼表示22
1.4.1　邏輯值的表示22
1.4.2　西文字符的表示22
1.4.3　漢字的表示24
1.5　數(shù)據(jù)的寬度和存儲24
1.5.1　數(shù)據(jù)的寬度和單位24
1.5.2　數(shù)據(jù)的存儲和排列順序26
1.6　本章小結27
習題27
第2章　數(shù)字邏輯基礎30
2.1　邏輯門和數(shù)字抽象30
2.1.1　邏輯門30
2.1.2　數(shù)字抽象32
2.1.3　CMOS晶體管34
2.1.4　CMOS電路電氣特性39
2.2　布爾代數(shù)41
2.2.1　公理系統(tǒng)41
2.2.2　定理42
2.3　邏輯關系描述45
2.3.1　邏輯函數(shù)45
2.3.2　真值表與波形圖45
2.3.3　邏輯函數(shù)的標準表示46
2.4　邏輯函數(shù)的化簡與變換48
2.4.1　代數(shù)法化簡48
2.4.2　卡諾圖法化簡49
2.4.3　邏輯函數(shù)變換52
2.5　本章小結54
習題54
第3章　組合邏輯電路56
3.1　組合邏輯電路概述56
3.1.1　組合邏輯電路構成規(guī)則56
3.1.2　邏輯電路圖57
3.1.3　兩級和多級組合邏輯電路59
3.1.4　組合邏輯電路設計59
3.1.5　非法值和高阻態(tài)61
3.2　典型組合邏輯部件設計62
3.2.1　譯碼器和編碼器62
3.2.2　多路選擇器和多路分配器65
3.2.3　半加器和全加器67
3.3　組合邏輯電路時序分析68
3.3.1　傳輸延遲和最小延遲68
3.3.2　競爭冒險70
3.4　本章小結70
習題71
第4章　時序邏輯電路74
4.1　時序邏輯電路概述74
4.1.1　時序邏輯與有限狀態(tài)機74
4.1.2　時序邏輯電路的基本結構76
4.1.3　時序邏輯電路的定時77
4.2　鎖存器和觸發(fā)器77
4.2.1　雙穩(wěn)態(tài)元件77
4.2.2　SR鎖存器78
4.2.3　D鎖存器79
4.2.4　D觸發(fā)器79
4.2.5　T觸發(fā)器81
4.3　同步時序邏輯設計82
4.3.1　同步時序邏輯設計步驟82
4.3.2　狀態(tài)圖/狀態(tài)表設計83
4.3.3　狀態(tài)化簡和狀態(tài)編碼86
4.3.4　電路設計和分析88
4.4　典型時序邏輯部件設計92
4.4.1　計數(shù)器92
4.4.2　寄存器和寄存器堆95
4.4.3　移位寄存器97
4.5　本章小結100
習題100
第5章　FPGA設計和硬件描述語言103
5.1　可編程邏輯器件和FPGA設計103
5.1.1　可編程邏輯器件103
5.1.2　存儲器陣列106
5.1.3　FPGA設計概述109
5.1.4　專用集成電路110
5.2　HDL概述111
5.2.1　VHDL和Verilog HDL111
5.2.2　基于HDL的數(shù)字電路設計流程112
5.3　Verilog語言簡介116
5.3.1　模塊、端口和實例化116
5.3.2　標識符、常量和注釋117
5.3.3　數(shù)據(jù)類型118
5.3.4　運算符及其優(yōu)先級121
5.4　Verilog的建模方式125
5.4.1　三種建模方式125
5.4.2　行為建模中的過程語句129
5.5　Verilog代碼實例136
5.5.1　組合邏輯代碼實例136
5.5.2　時序邏輯代碼實例137
5.6　本章小結139
習題140
第6章　運算方法和運算部件143
6.1　基本運算部件143
6.1.1　串行進位加法器143
6.1.2　并行進位加法器145
6.1.3　帶標志加法器147
6.1.4　算術邏輯部件149
6.2　定點數(shù)運算150
6.2.1　補碼加減運算150
6.2.2　原碼加減運算152
6.2.3　移碼加減運算153
6.2.4　原碼乘法運算153
6.2.5　補碼乘法運算158
6.2.6　快速乘法器160
6.2.7　原碼除法運算163
6.2.8　補碼除法運算168
6.3　浮點數(shù)運算170
6.3.1　浮點數(shù)加減運算171
6.3.2　浮點數(shù)乘除運算176
6.4　本章小結179
習題179
第7章　指令系統(tǒng)182
7.1　指令系統(tǒng)概述182
7.2　指令系統(tǒng)設計183
7.2.1　操作數(shù)和尋址方式183
7.2.2　操作類型和操作碼編碼186
7.2.3　標志信息的生成與使用188
7.2.4　指令系統(tǒng)風格190
7.2.5　異常和中斷處理192
7.3　指令系統(tǒng)實例：RISC-V架構193
7.3.1　RISC-V指令系統(tǒng)概述194
7.3.2　RISC-V指令參考卡196
7.3.3　基礎整數(shù)指令集199
7.3.4　可選擴展指令集204
7.4　本章小結206
習題207
第8章　中央處理器212
8.1　CPU概述212
8.1.1　CPU的基本功能212
8.1.2　CPU的基本組成213
8.1.3　數(shù)據(jù)通路與時序控制215
8.1.4　計算機性能與CPU時間216
8.2　單周期CPU設計218
8.2.1　指令功能的描述219
8.2.2　單周期數(shù)據(jù)通路的設計220
8.2.3　控制器的設計231
8.2.4　時鐘周期的確定239
8.3　多周期CPU設計240
8.3.1　多周期數(shù)據(jù)通路的設計240
8.3.2　硬連線控制器設計244
8.3.3　微程序控制器設計246
8.3.4　帶異常處理的CPU設計247
8.4　流水線CPU設計251
8.4.1　流水線CPU概述251
8.4.2　指令的流水段分析252
8.4.3　流水線數(shù)據(jù)通路的設計255
8.4.4　流水線控制器的設計259
8.5　流水線冒險及其處理261
8.5.1　結構冒險261
8.5.2　數(shù)據(jù)冒險262
8.5.3　控制冒險266
8.6　高級流水線技術271
8.6.1　靜態(tài)多發(fā)射處理器272
8.6.2　動態(tài)多發(fā)射處理器275
8.7　本章小結277
習題278
第9章　存儲器層次結構282
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