半導(dǎo)體器件中的輻射效應(yīng)

目 錄
第1章 硅的輻射損傷\t1
1．1 引言\t1
1．1．1 表面損傷\t1
1．1．2 體損傷\t1
1．2 IR與Neff的退火效應(yīng)\t3
1．2．1 硅中的摻雜\t5
1．2．2 電荷俘獲與收集\t5
1．3 硅探測器抗輻射強(qiáng)度評(píng)估\t7
1．3．1 硅探測器與高能物理實(shí)驗(yàn)：一個(gè)成功的范例\t7
1．3．2 硅探測器的抗輻射加固設(shè)計(jì)\t8
1．3．3 n側(cè)信號(hào)讀取傳感器的輻射限度\t10
1．3．4 探測器厚度變化的影響\t12
1．3．5 強(qiáng)輻射下標(biāo)準(zhǔn)型和薄型硅傳感器的反向電流\t14
1．3．6 不同單晶硅的輻射耐受性\t16
1．4 退火效應(yīng)\t18
1．5 結(jié)論：ATLAS示例案例\t20
參考文獻(xiàn)\t20
第2章 用于多類型輻射檢測的抗輻射CMOS單光子成像儀\t24
2．1 引言\t24
2．2 固態(tài)單光子探測像素\t25
2．3 CMOS工藝APD和SPAD\t26
2．3．1 基本結(jié)構(gòu)設(shè)計(jì)\t26
2．3．2 快速淬滅和恢復(fù)\t27
2．3．3 小型化的重要性\t28
2．4 抗輻射SPAD的制備與測試\t28
參考文獻(xiàn)\t35
第3章 氫對(duì)場氧化物場效應(yīng)晶體管和高K電介質(zhì)的輻射響應(yīng)\t40
3．1 引言\t40
3．2 本底1/f噪聲\t40
3．3 實(shí)驗(yàn)細(xì)節(jié)\t41
3．4 結(jié)果和討論\t42
3．4．1 電學(xué)測試\t42
3．4．2 噪聲測量\t43
3．5 高K電介質(zhì)\t45
3．6 總結(jié)\t48
參考文獻(xiàn)\t49
第4章 基于薄膜SOI技術(shù)的SiGe HBT中的新型總劑量和重離子電荷收集現(xiàn)象\t56
4．1 引言\t56
4．2 器件結(jié)構(gòu)與基本原理\t58
4．3 輻射效應(yīng)\t60
4．4 單粒子翻轉(zhuǎn)仿真分析\t66
4．5 結(jié)論\t68
參考文獻(xiàn)\t68
第5章 標(biāo)準(zhǔn)CMOS技術(shù)中的抗輻射加固設(shè)計(jì)的參考電壓和電流\t72
5．1 引言\t72
5．2 帶隙參考電路的抗輻射設(shè)計(jì)方法\t72
5．3 典型的CMOS帶隙電壓求和基準(zhǔn)\t74
5．4 抗輻射加固設(shè)計(jì)的參考電壓\t75
5．5 抗輻射加固設(shè)計(jì)的參考電流\t78
5．6 結(jié)論\t80
參考文獻(xiàn)\t80
第6章 納米晶體存儲(chǔ)器：閃存縮放和一級(jí)耐輻射器件的發(fā)展歷程\t82
6．1 引言\t82
6．2 閃存（Flash）\t83
6．2．1 閃存概述\t83
6．2．2 閃存基礎(chǔ)知識(shí)\t83
6．3 納米晶體存儲(chǔ)器\t89
6．3．1 概述\t89
6．3．2 Si納米晶體存儲(chǔ)器的實(shí)現(xiàn)\t91
6．3．3 納米晶體存儲(chǔ)單元\t92
6．3．4 多兆位陣列中的納米晶體工藝集成\t96
6．4 輻射對(duì)非易失性存儲(chǔ)器的影響\t98
6．4．1 NVM輻射效應(yīng)概述\t98
6．4．2 納米晶體存儲(chǔ)器的輻射效應(yīng)\t102
6．4．3 納米晶體存儲(chǔ)器（NCM）與浮柵（FG）存儲(chǔ)器的抗輻射特性\t108
6．5 結(jié)論\t110
參考文獻(xiàn)\t111
第7章 抗TID效應(yīng)和SEE的SRAM抗輻射加固技術(shù)\t118
7．1 概述\t118
7．1．1 集成電路設(shè)計(jì)中的嵌入式SRAM\t118
7．1．2 空間輻射環(huán)境及其影響\t118
7．2 抗輻射加固設(shè)計(jì)（RHBD）\t119
7．2．1 總電離劑量（TID）效應(yīng)\t120
7．2．2 SRAM中的單粒子效應(yīng)（SEE）\t120
7．3 SRAM設(shè)計(jì)中的抗輻射加固技術(shù)\t123
7．3．1 SRAM單元的讀寫裕度\t123
7．3．2 反向體偏置\t125
7．3．3 RHBD SRAM單元設(shè)計(jì)\t125
7．4 SRAM測試結(jié)構(gòu)\t127
7．5 TID效應(yīng)測試結(jié)果\t128
7．5．1 VDD偏置對(duì)TID效應(yīng)的影響\t130
7．5．2 TID對(duì)單元讀寫裕度的影響\t130
7．5．3 類型4單元\t132
7．5．4 具有RBB的類型1單元的陣列設(shè)計(jì)注意事項(xiàng)\t132
7．5．5 具有RBB的類型1單元的晶體管級(jí)測量\t134
7．5．6 測試SRAM的設(shè)計(jì)和實(shí)驗(yàn)\t134
7．5．7 具有RBB的類型1單元的SRAM測量\t135
7．5．8 90 nm晶體管級(jí)響應(yīng)\t138
7．6 未加固的SRAM中的單粒子效應(yīng)（SEE）\t139
7．7 單粒子效應(yīng)（SEE）的緩解\t141
7．7．1 具有RBB + SC和SEE緩解的130 nm SRAM設(shè)計(jì)\t141
7．7．2 SRAM列電路\t143
7．7．3 具有RBB+SC的SRAM操作\t144
7．7．4 SEE的實(shí)驗(yàn)測量\t144
7．8 總結(jié)\t148
參考文獻(xiàn)\t149
第8章 超深亞微米CMOS技術(shù)工藝SRAM中的多次翻轉(zhuǎn)完整指南\t153
8．1 引言\t153
8．2 實(shí)驗(yàn)設(shè)備的細(xì)節(jié)\t154
8．2．1 關(guān)注測試算法對(duì)統(tǒng)計(jì)多次翻轉(zhuǎn)的重要性\t154
8．2．2 實(shí)驗(yàn)設(shè)備\t155
8．2．3 被測器件\t156
8．3 實(shí)驗(yàn)結(jié)果\t157
8．3．1 MCU作為輻射源的函數(shù)\t158
8．3．2 MCU作為阱工程的一個(gè)功能――三阱的使用\t158
8．3．3 MCU作為傾斜角的函數(shù)（重離子實(shí)驗(yàn)）\t159
8．3．4 MCU作為工藝特征尺寸的函數(shù)\t160
8．3．5 三阱對(duì)MCU的影響\t161
8．3．6 MCU與電源電壓的關(guān)系\t161
8．3．7 MCU與溫度的關(guān)系\t162
8．3．8 MCU與位單元架構(gòu)的關(guān)系\t162
8．3．9 在LANSCE和TRIUMF上測試MCU率\t163
8．3．10 MCU與襯底的關(guān)系（體硅與SOI的比較）\t164
8．3．11 MCU與測試模式的關(guān)系\t164
8．4 MCU的3D TCAD建模\t165
8．4．1 三阱技術(shù)中的雙極性效應(yīng)\t166
8．4．2 先進(jìn)工藝的精確敏感區(qū)域\t168
8．5 一般結(jié)論：驅(qū)動(dòng)MCU靈敏度的參數(shù)排序\t171
8．6 附錄\t172
參考文獻(xiàn)\t174
第9章 先進(jìn)SRAM的實(shí)時(shí)軟錯(cuò)誤率特性\t177
9．1 引言\t177
9．2 測試平臺(tái)和環(huán)境\t178
9．2．1 ASTEP\t178
9．2．2 LSM實(shí)驗(yàn)室\t181
9．3 實(shí)驗(yàn)細(xì)節(jié)\t181
9．3．1 測試的器件\t181
9．3．2 硬件裝置\t182
9．3．3 測試程序\t184
9．4 實(shí)驗(yàn)結(jié)果\t184
9．4．1 實(shí)時(shí)測量\t185
9．4．2 加速測試\t187
9．5 數(shù)據(jù)分析和討論\t188
9．5．1 65 nm工藝器件實(shí)時(shí)測試與加速測試的對(duì)比\t188
9．5．2 65 nm與130 nm工藝技術(shù)對(duì)比\t188
9．5．3 65 nm和130 nm工藝器件的α粒子發(fā)射率估算\t189
9．5．4 小結(jié)\t190
9．6 結(jié)論\t191
致謝\t191
參考文獻(xiàn)\t192
第10章 基于SRAM的FPGA容錯(cuò)技術(shù)和可靠性建模\t195
10．1 引言\t195
10．2 FPGA輻射效應(yīng)\t195
10．2．1 破壞性單粒子效應(yīng)\t196
10．2．2 非破壞性單粒子效應(yīng)\t196
10．2．3 FPGA中的單粒子效應(yīng)\t197
10．3 SEU的檢測和校正技術(shù)\t197
10．3．1 配置擦除（內(nèi)存清理）\t197
10．3．2 重復(fù)比較\t198
10．4 SEU誘發(fā)錯(cuò)誤的緩解技術(shù)\t198
10．4．1 三模冗余\t199
10．4．2 時(shí)間冗余\t200
10．4．3 狀態(tài)機(jī)編碼\t202
10．4．4 四重邏輯\t203
10．5 可靠性模型\t205
10．5．1 估計(jì)每個(gè)擦除周期的翻轉(zhuǎn)概率\t206
10．5．2 估計(jì)每個(gè)擦除周期的故障概率\t206
10．5．3 案例研究\t207
10．6 結(jié)論\t210
致謝\t211
參考文獻(xiàn)\t211
第11章 在基于SRAM的FPGA中確保性能穩(wěn)定的三模冗余保護(hù)電路\t214
11．1 引言\t214
11．2 FPGA的SEU和MBU數(shù)據(jù)概述\t215
11．3 FPGA電路的TMR保護(hù)\t218
11．3．1 電路設(shè)計(jì)問題\t218
11．3．2 設(shè)計(jì)約束問題\t219
11．3．3 結(jié)構(gòu)布局對(duì)電路設(shè)計(jì)的影響\t220
11．4 域交叉故障\t220
11．4．1 測試方法與裝置\t221
11．4．2 測試結(jié)果\t224
11．4．3 結(jié)果分析\t224
11．5 單位翻轉(zhuǎn)、多位翻轉(zhuǎn)和電路設(shè)計(jì)有效性的檢測\t228
11．5．1 相關(guān)工作\t229
11．5．2 STARC概述\t230
11．5．3 案例研究：區(qū)域限制下的可靠性問題\t232
11．6 結(jié)論\t234
參考文獻(xiàn)\t234
第12章 抗SEU/SET鎖相環(huán)\t237
12．1 引言\t237
12．2 表決異步信號(hào)\t237
12．3 穩(wěn)定的PLL：使相位引起的表決錯(cuò)誤最小化\t239
12．4 PLL組件的SEU/SET特性\t244
12．4．1 環(huán)形VCO\t245
12．4．2 分頻器\t246
12．4．3 Σ-Δ N分頻器\t246
12．4．4 相位?頻率檢測器\t246
12．4．5 電荷泵\t247
12．4．6 環(huán)路濾波器\t248
12．5 對(duì)PLL使用冗余表決技術(shù)\t249
12．5．1 輸出表決法\t250
12．5．2 VCO表決法\t251
12．6 結(jié)論\t252
參考文獻(xiàn)\t253
第13章 半導(dǎo)體集成電路中輻射誘導(dǎo)瞬態(tài)的自主檢測與表征\t255
13．1 引言\t255
13．2 軟錯(cuò)誤\t256
13．3 單粒子瞬態(tài)和邏輯軟錯(cuò)誤\t256
13．3．1 邏輯電路中的單粒子效應(yīng)\t256
13．3．2 邏輯軟錯(cuò)誤的擴(kuò)展趨勢\t257
13．3．3 前期SET表征\t259
13．4 自主脈沖寬度表征\t260
13．4．1 通過一系列反相器的瞬態(tài)傳播\t260
13．4．2 自觸發(fā)瞬態(tài)捕獲\t261
13．4．3 脈沖捕獲電路設(shè)計(jì)\t262
13．4．4 脈沖捕獲仿真結(jié)果\t263
13．4．5 測試芯片設(shè)計(jì)\t264
13．5 重離子測試結(jié)果\t266
13．5．1 130 nm工藝重離子測試\t267
13．5．2 90 nm工藝重離子測試\t269
13．5．3 基于重離子實(shí)驗(yàn)結(jié)果的技術(shù)趨勢\t271
13．6 中子和α粒子誘導(dǎo)的瞬態(tài)\t272
13．6．1 中子誘導(dǎo)的SET的脈沖寬度\t272
13．6．2 α粒子誘導(dǎo)的SET的脈沖寬度\t273
13．6．3 中子和α粒子的FIT率\t274
13．7 總結(jié)\t276
參考文獻(xiàn)\t276
第14章 數(shù)字電路中的軟錯(cuò)誤\t279
14．1 引言\t279
14．2 電子器件的輻射效應(yīng)\t279
14．2．1 非破壞性故障\t279
14．2．2 破壞性故障\t280
14．2．3 累計(jì)故障\t280
14．3 軟錯(cuò)誤下集成電路性能的預(yù)測方法\t281
14．3．1 基于仿真的故障注入（SBFI）\t282
14．3．2 硬件故障注入（HWFI）\t282
14．3．3 軟件實(shí)現(xiàn)的故障注入（SWIFI）\t283
14．3．4 基于混合模型的技術(shù)：硬件仿真\t283
14．4 電子器件抗輻射技術(shù)：抗輻射加固\t283
14．4．1 減少電荷產(chǎn)生與積累的過程\t285
14．4．2 減少SET的產(chǎn)生和傳輸\t285
14．5 電子器件中的故障容錯(cuò)技術(shù)\t285
14．5．1 空間冗余\t286
14．5．2 時(shí)間冗余\t286
14．5．3 信息冗余\t286
14．6 數(shù)字濾波器的專門保護(hù)技術(shù)\t287
14．6．1 第一種情況（低保護(hù)要求）\t289
14．6．2 第二種情況（平均保護(hù)要求）\t290
14．6．3 第三種情況（高保護(hù)要求）\t290
14．6．4 保護(hù)技術(shù)評(píng)估\t293
14．6．5 與TMR的比較\t295
14．7 結(jié)論\t296
參考文獻(xiàn)\t297
第15章 可靠性分析中的故障注入技術(shù)綜述\t301
15．1 引言\t301
15．2 故障注入系統(tǒng)概述\t302
15．3 基于模擬的故障注入\t304
15．3．1 使用系統(tǒng)級(jí)模擬的故障注入實(shí)例\t305
15．3．2 使用寄存器傳輸級(jí)模擬的故障注入實(shí)例\t306
15．3．3 基于模擬的故障注入的最終說明\t307
15．4 基于仿真的故障注入\t307
15．4．1 基于仿真的故障注入實(shí)例\t308
15．4．2 對(duì)基于仿真的故障注入的最終說明\t310
15．5 基于軟件的故障注入\t310
15．5．1 基于軟件的故障注入實(shí)例\t312
15．5．2 基于軟件的故障注入的最終說明\t312
15．6 結(jié)論\t313
致謝\t313
參考文獻(xiàn)\t313