CMOS集成電路EDA技術(shù)（第2版）

第2版前言
第1版前言
第1章CMOS集成電路EDA技術(shù) 1
1.1CMOS集成電路EDA技術(shù)概述1
1.2CMOS模擬集成電路設(shè)計(jì)流程3
1.3CMOS模擬集成電路EDA工具分類5
1.4CMOS數(shù)字集成電路設(shè)計(jì)流程9
1.5CMOS數(shù)字集成電路EDA工具分類11
1.6小結(jié)13
第2章模擬電路設(shè)計(jì)及仿真工具Cadence Spectre14
2.1Spectre的特點(diǎn)14
2.2Spectre的仿真設(shè)計(jì)方法16
2.3Spectre與其他EDA軟件的連接17
2.4Spectre的基本操作18
2.4.1Cadence Spectre啟動設(shè)置18
2.4.2Spectre主窗口和選項(xiàng)介紹19
2.4.3設(shè)計(jì)庫管理器介紹22
2.4.4電路圖編輯器介紹25
2.4.5模擬設(shè)計(jì)環(huán)境介紹29
2.4.6波形顯示窗口介紹32
2.4.7波形計(jì)算器介紹37
2.5Spectre庫中的基本器件42
2.5.1無源器件42
2.5.2有源器件42
2.5.3信號源43
2.6低壓差線性穩(wěn)壓器的設(shè)計(jì)與仿真45
2.7高階仿真功能與實(shí)例53
2.7.1FFT仿真53
2.7.2Monte Carlo仿真59
2.8小結(jié)65
第3章版圖設(shè)計(jì)工具Cadence Virtuoso66
3.1Virtuoso界面介紹66
3.1.1窗口標(biāo)題欄68
3.1.2狀態(tài)欄69
3.1.3菜單欄69
3.1.4圖標(biāo)菜單77
3.1.5設(shè)計(jì)區(qū)域79
3.1.6光標(biāo)和指針79
3.1.7鼠標(biāo)狀態(tài)80
3.1.8提示欄81
3.1.9層選擇窗口81
3.2Virtuoso基本操作83
3.2.1創(chuàng)建矩形83
3.2.2創(chuàng)建多邊形84
3.2.3創(chuàng)建路徑85
3.2.4創(chuàng)建標(biāo)識名86
3.2.5創(chuàng)建器件和陣列86
3.2.6創(chuàng)建接觸孔88
3.2.7創(chuàng)建圓形圖形88
3.2.8移動命令90
3.2.9復(fù)制命令91
3.2.10拉伸命令91
3.2.11刪除命令92
3.2.12合并命令92
3.2.13選擇和放棄選擇命令93
3.2.14改變層次關(guān)系命令94
3.2.15切割命令96
3.2.16旋轉(zhuǎn)命令97
3.2.17屬性命令98
3.2.18分離命令99
3.3運(yùn)算放大器版圖設(shè)計(jì)實(shí)例100
3.3.1NMOS晶體管版圖設(shè)計(jì)100
3.3.2運(yùn)算放大器版圖設(shè)計(jì)106
3.4小結(jié)114
第4章模擬版圖驗(yàn)證及參數(shù)提取工具M(jìn)entor Calibre115
4.1Mentor Calibre版圖驗(yàn)證工具調(diào)用115
4.1.1Virtuoso Layout Editor工具啟動115
4.1.2采用Calibre圖形界面啟動118
4.1.3采用Calibre View查看器啟動118
4.2Mentor Calibre DRC驗(yàn)證120
4.2.1Calibre DRC驗(yàn)證簡介120
4.2.2Calibre DRC界面介紹122
4.2.3Calibre DRC驗(yàn)證流程舉例128
4.3Mentor Calibre LVS驗(yàn)證137
4.3.1Calibre LVS驗(yàn)證簡介137
4.3.2Calibre LVS界面介紹138
4.3.3Calibre LVS驗(yàn)證流程舉例149
4.4Mentor Calibre寄生參數(shù)提取158
4.4.1Calibre PEX驗(yàn)證簡介158
4.4.2Calibre PEX界面介紹159
4.4.3Calibre PEX流程舉例169
4.5小結(jié)175
第5章硬件描述語言及仿真工具M(jìn)odelsim176
5.1硬件描述語言及仿真概述176
5.2硬件描述語言與應(yīng)用實(shí)例177
5.2.1硬件描述語言基礎(chǔ)177
5.2.2硬件描述語言應(yīng)用實(shí)例185
5.2.3硬件描述語言的可綜合設(shè)計(jì)190
5.2.4硬件描述語言設(shè)計(jì)實(shí)例191
5.3數(shù)字電路仿真工具M(jìn)odelsim195
5.3.1Modelsim的特點(diǎn)與應(yīng)用196
5.3.2Modelsim的基本使用199
5.3.3Modelsim的進(jìn)階使用208
5.4小結(jié)223
第6章數(shù)字邏輯綜合及Design Compiler224
6.1邏輯綜合概述224
6.1.1邏輯綜合的定義及發(fā)展歷程224
6.1.2邏輯綜合的流程225
6.2DesignCompiler簡介226
6.2.1DesignCompiler的功能226
6.2.2DesignCompiler的使用模式227
6.2.3DC-Tcl簡介228
6.3DesignCompiler綜合設(shè)計(jì)232
6.3.1啟動工具及初始環(huán)境配置232
6.3.2綜合庫234
6.3.3DesignCompiler綜合流程235
6.4靜態(tài)時序分析與設(shè)計(jì)約束243
6.4.1靜態(tài)時序分析243
6.4.2亞穩(wěn)態(tài)245
6.4.3時鐘的約束245
6.4.4輸入輸出路徑的約束247
6.4.5組合邏輯路徑的約束248
6.4.6時間預(yù)算249
6.4.7設(shè)計(jì)環(huán)境約束250
6.4.8多時鐘同步設(shè)計(jì)約束253
6.4.9異步設(shè)計(jì)約束255
6.4.10多時鐘的時序約束256
6.5基于狀態(tài)機(jī)的交通燈綜合258
6.6小結(jié)262
第7章數(shù)字電路物理層設(shè)計(jì)工具IC Compiler263
7.1IC Compiler簡介263
7.2IC Compiler物理層設(shè)計(jì)的數(shù)據(jù)準(zhǔn)備265
7.2.1邏輯層數(shù)據(jù)265
7.2.2物理層數(shù)據(jù)266
7.2.3設(shè)計(jì)數(shù)據(jù)266
7.3創(chuàng)建設(shè)計(jì)數(shù)據(jù)庫與后端數(shù)據(jù)的設(shè)置267
7.3.1邏輯庫設(shè)置267
7.3.2物理庫設(shè)置267
7.3.3其他文件設(shè)置268
7.3.4創(chuàng)建設(shè)計(jì)數(shù)據(jù)庫268
7.3.5庫文件檢查268
7.3.6網(wǎng)表導(dǎo)入268
7.3.7Tlu+文件設(shè)置與檢查269
7.3.8電源網(wǎng)絡(luò)設(shè)置269
7.3.9TIE單元設(shè)置270
7.3.10導(dǎo)入SDC文件并進(jìn)行時序約束檢查270
7.3.11定時序優(yōu)化參數(shù)271
7.4不同PVT角下綜合優(yōu)化的設(shè)置方法273
7.4.1scenario的建立274
7.4.2PVT角設(shè)定274
7.5宏單元與IO布局276
7.5.1IO布局與芯片布局空間創(chuàng)建276
7.5.2宏單元的擺放277
7.6電源網(wǎng)絡(luò)的設(shè)計(jì)與分析278
7.6.1設(shè)計(jì)電源和地環(huán)278
7.6.2設(shè)計(jì)電源和地條278
7.6.3連接宏單元和標(biāo)準(zhǔn)單元279
7.7標(biāo)準(zhǔn)單元的布局與優(yōu)化280
7.7.1檢查是否需要添加tap cell281
7.7.2spare cell的標(biāo)識281
7.7.3檢查設(shè)計(jì)輸入文件與約束281
7.7.4確認(rèn)所有路徑已經(jīng)被正確地設(shè)置281
7.8時鐘樹綜合與優(yōu)化283
7.8.1綜合前的檢查283
7.8.2時鐘樹綜合設(shè)置283
7.8.3執(zhí)行時鐘樹綜合核心命令286
7.9芯片布線與優(yōu)化287
7.9.1布線前的檢查287
7.9.2ICC布線相關(guān)設(shè)置287
7.9.3天線效應(yīng)簡介與設(shè)置289
7.9.4執(zhí)行布線命令290
7.10芯片ECO與設(shè)計(jì)文件導(dǎo)出291
7.10.1Freeze silicon ECO291
7.10.2unconstrained ECO291
7.10.3設(shè)計(jì)結(jié)果導(dǎo)出292
7.11小結(jié)292
第8章數(shù)字電路物理層設(shè)計(jì)工具Encounter293
8.1Encounter工具發(fā)展歷史293
8.2Encounter設(shè)計(jì)流程介紹294
8.3數(shù)據(jù)準(zhǔn)備295
8.3.1設(shè)計(jì)數(shù)據(jù)295
8.3.2邏輯庫數(shù)據(jù)296
8.3.3物理庫數(shù)據(jù)297
8.3.4數(shù)據(jù)準(zhǔn)備常用的指令與流程297
8.4布圖規(guī)劃與布局301
8.4.1布圖與IO排布301
8.4.2電源網(wǎng)絡(luò)設(shè)計(jì)303
8.4.3標(biāo)準(zhǔn)單元的布局與優(yōu)化 303
8.4.4布圖規(guī)劃與布局常用指令與流程304
8.5時鐘樹綜合311
8.5.1時鐘樹綜合簡介311
8.5.2時鐘樹流程與優(yōu)化313
8.6芯片布線315
8.6.1芯片布線工具簡介315
8.6.2特殊布線315
8.6.3一般布線316
8.6.4芯片布線流程與優(yōu)化316
8.7芯片ECO與DFM318
8.7.1ECO流程與優(yōu)化318
8.7.2DFM流程與優(yōu)化321
8.8小結(jié)321
第9章集成電路反向分析EDA技術(shù)322
9.1集成電路反向分析概述322
9.1.1反向分析技術(shù)的主要應(yīng)用323
9.1.2反向分析技術(shù)的主要流程325
9.1.3反向分析EDA技術(shù)326
9.2電路網(wǎng)表提取328
9.2.1網(wǎng)表提取概述328
9.2.2網(wǎng)表提取流程331
9.2.3模擬單元提取336
9.2.4數(shù)字單元提取344
9.2.5線網(wǎng)繪制與檢查346
9.2.6數(shù)據(jù)的導(dǎo)入和導(dǎo)出348
9.3電路層次化分析整理351
9.3.1電路分析整理概述351
9.3.2層次化整理流程352
9.3.3模擬電路的層次化整理354
9.3.4數(shù)字電路的層次化整理357
9.3.5整理數(shù)據(jù)的導(dǎo)出360
9.4小結(jié)361
參考文獻(xiàn)362