Verilog 數(shù)字設(shè)計(jì)原理

定　價(jià)：￥128.00

作　者：	卿文龍
出版社：	科學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	暫缺

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ISBN：	9787030800114	出版時(shí)間：	2025-01-01	包裝：	平裝
開本：	16開	頁數(shù)：		字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《Verilog數(shù)字設(shè)計(jì)原理》涵蓋與Verilog數(shù)字設(shè)計(jì)相關(guān)的基礎(chǔ)知識(shí)和深入主題，全面介紹現(xiàn)代數(shù)字電路的設(shè)計(jì)和實(shí)現(xiàn)方式?！禫erilog數(shù)字設(shè)計(jì)原理》特別關(guān)注如何使用架構(gòu)和時(shí)序圖將設(shè)計(jì)概念轉(zhuǎn)化為物理實(shí)現(xiàn)，總結(jié)并解決了初學(xué)者甚至經(jīng)驗(yàn)豐富的工程師可能犯的常見錯(cuò)誤，詳細(xì)說明了幾種ASIC設(shè)計(jì)，除了設(shè)計(jì)原則和技巧之外，還深入探討了現(xiàn)代設(shè)計(jì)方法及其實(shí)施方式?！禫erilog數(shù)字設(shè)計(jì)原理》共分10章，內(nèi)容包括Verilog基礎(chǔ)、Verilog高級(jí)話題、數(shù)的表示、組合邏輯電路、時(shí)序邏輯電路、數(shù)字系統(tǒng)設(shè)計(jì)、高級(jí)系統(tǒng)設(shè)計(jì)、I/O接口、邏輯綜合等?！禫erilog數(shù)字設(shè)計(jì)原理》的許多示例及RTL代碼可以將初學(xué)者輕松帶入數(shù)字設(shè)計(jì)領(lǐng)域。

作者簡(jiǎn)介

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圖書目錄

目錄
第？1？章導(dǎo)論 1
1.1 集成電路產(chǎn)業(yè) 2
1.2 數(shù)字時(shí)代 2
1.3 布爾代數(shù)和邏輯設(shè)計(jì) 6
1.4 計(jì)算機(jī)輔助設(shè)計(jì) 6
1.5 ASIC設(shè)計(jì)流程 8
1.6 硬件描述語言 11
1.7 基于寄存器傳輸級(jí)的設(shè)計(jì) 14
1.8 功能驗(yàn)證 17
1.9 邏輯綜合 19
1.10 時(shí)序驗(yàn)證 20
1.11 物理設(shè)計(jì) 23
1.12 更多關(guān)于設(shè)計(jì)流程的內(nèi)容 24
1.13 練習(xí)題 25
參考文獻(xiàn) 26
第？2？章 Verilog基礎(chǔ) 27
2 .1 Verilog HDL簡(jiǎn)介 28
2.2 模塊和端口 29
2.3 Verilog中數(shù)字的表示 35
2.4 數(shù)據(jù)類型 37
2.5 連續(xù)賦值語句 41
2.6 過程語句結(jié)構(gòu) 41
2.7 Verilog原語 48
2.8 表達(dá)式 50
2.9 仿真環(huán)境 60
2.10 練習(xí)題 63
參考文獻(xiàn) 67
第？3？章 Verilog高級(jí)話題 69
3.1 抽象級(jí)別 70
3.2 if-else語句 70
3.3 case、casez和casex語句 74
3.4 for 循環(huán)語句 77
3.5 函數(shù)和任務(wù) 79
3.6 參數(shù)化設(shè)計(jì) 82
3.7 電路中的延遲 83
3.8 阻塞賦值和非阻塞賦值 94
3.9 一些有用的系統(tǒng)任務(wù) 99
3.10 高級(jí)Verilog仿真 102
3.11 Verilog高級(jí)功能 104
3.12 練習(xí)題 106
參考文獻(xiàn) 115
第？4？章數(shù)的表示 117
4.1 數(shù)的精度和分辨率 118
4.2 定點(diǎn)數(shù) 119
4.3 浮點(diǎn)數(shù) 133
4.4 其他二進(jìn)制數(shù) 134
4.5 練習(xí)題 134
參考文獻(xiàn) 136
第？5？章組合邏輯電路 137
5.1 數(shù)據(jù)流級(jí)描述 138
5.2 行為級(jí)描述 140
5.3 結(jié)構(gòu)級(jí)描述 145
5.4 組合邏輯電路 145
5.5 組合邏輯電路的基本構(gòu)件：邏輯單元 147
5.6 組合電路中的基本模塊：算術(shù)單元 158
5.7 練習(xí)題 183
參考文獻(xiàn) 187
第？6？章時(shí)序邏輯電路 189
6.1 時(shí)序邏輯電路簡(jiǎn)介 190
6.2 行為級(jí)描述 200
6.3 結(jié)構(gòu)級(jí)描述 203
6.4 常用的時(shí)序邏輯電路模塊 203
6.5 練習(xí)題 221
參考文獻(xiàn) 228
第？7？章數(shù)字系統(tǒng)設(shè)計(jì) 229
7.1 系統(tǒng)設(shè)計(jì)：從虛擬到現(xiàn)實(shí) 230
7.2 系統(tǒng)級(jí)設(shè)計(jì)：存儲(chǔ)系統(tǒng) 257
7.3 設(shè)計(jì)架構(gòu)和時(shí)序圖 275
7.4 霍夫曼編碼設(shè)計(jì) 286
7.5 練習(xí)題 301
參考文獻(xiàn) 322
第？8？章高級(jí)系統(tǒng)設(shè)計(jì) 323
8.1 DRAM 324
8.2 Flash 325
8.3 同步器設(shè)計(jì) 326
8.4 計(jì)算機(jī)組成 352
8.5 組件標(biāo)簽引擎的數(shù)字設(shè)計(jì) 376
8.6 練習(xí)題 389
參考文獻(xiàn) 394
第？9？章 I/O接口 395
9.1 I/O控制器 396
9.2 總線 408
9.3 串行傳輸技術(shù) 410
9.4 嵌入式軟件I/O接口 414
9.5 加速器 423
9.6 練習(xí)題 441
參考文獻(xiàn) 442
第？10？章使用Design Compiler進(jìn)行邏輯綜合 443
10.1 可綜合設(shè)計(jì) 444
10.2 綜合流程 446
10.3 設(shè)置設(shè)計(jì)約束 457
10.4 設(shè)計(jì)編譯 468
10.5 自適應(yīng)閾值引擎 482
10.6 練習(xí)題 485
參考文獻(xiàn) 489
附錄 491
附錄A 基本邏輯門和用戶定義的原語 492
附錄B 不可綜合結(jié)構(gòu) 501
附錄C 高級(jí)線網(wǎng)數(shù)據(jù)類型 504
附錄D 有符號(hào)乘法器 505
附錄E 設(shè)計(jì)規(guī)則和指南 509
參考文獻(xiàn) 521