基于全可編程片上系統(tǒng)的嵌入式設(shè)計（APSoC）

目錄
第1章 全可編程片上系統(tǒng) 1
1.1 全可編程片上系統(tǒng)的概念和特點(diǎn) 1
1.1.1 全可編程片上系統(tǒng)的概念 1
1.1.2 全可編程片上系統(tǒng)的技術(shù)特點(diǎn) 1
1.1.3 用全可編程片上系統(tǒng)器件構(gòu)建嵌入式系統(tǒng)的優(yōu)勢和缺點(diǎn) 3
1.2 Zynq-7000系列APSoC的體系結(jié)構(gòu) 6
1.2.1 Zynq-7000系列中的PS部分 8
1.2.2 Zynq-7000系列中的PL部分 10
1.2.3 Zynq-7000系列中PL和PS部分的連接 13
1.3 Zynq-7000系列APSoC的片上公共資源 16
1.3.1 時鐘系統(tǒng) 16
1.3.2 復(fù)位信號 19
1.3.3 電源 21
1.4 Zynq-7000系列的啟動方式和流程 21
1.4.1 Zynq-7000系列的啟動方式選項 22
1.4.2 Zynq-7000系列的啟動流程 22
1.5 本章小結(jié) 24
第2章 FPGA與硬件描述語言Verilog HDL 25
2.1 FPGA原理和基本結(jié)構(gòu) 25
2.1.1 FPGA的發(fā)展歷史和現(xiàn)狀 25
2.1.2 FPGA的工作原理 26
2.1.3 FPGA芯片結(jié)構(gòu) 27
2.1.4 FPGA的開發(fā)方法和流程 28
2.2 Verilog HDL簡介 30
2.2.1 Verilog HDL概述 30
2.2.2 Verilog HDL程序基本結(jié)構(gòu) 31
2.3 Verilog HDL基本語法規(guī)則 35
2.3.1 標(biāo)識符、關(guān)鍵詞和注釋 35
2.3.2 數(shù)字與邏輯數(shù)值 36
2.3.3 數(shù)據(jù)類型 40
2.3.4 表達(dá)式 47
2.3.5 表達(dá)式中運(yùn)算符的優(yōu)先級別 54
2.4 Verilog HDL建模方式 55
2.4.1 結(jié)構(gòu)描述 56
2.4.2 行為描述 62
2.4.3 數(shù)據(jù)流描述 71
2.5 常見數(shù)字電路模塊的Verilog HDL實現(xiàn) 71
2.5.1 運(yùn)算電路的設(shè)計 71
2.5.2 編碼器的設(shè)計 72
2.5.3 二進(jìn)制譯碼器的設(shè)計 75
2.5.4 計數(shù)器的設(shè)計 77
2.5.5 有限狀態(tài)機(jī) 78
2.6 邏輯功能的仿真驗證 85
2.7 本章小結(jié) 88
第3章 集成開發(fā)環(huán)境Vivado的基本使用方法 89
3.1 Vivado概述 89
3.1.1 Vivado的兩種工作模式 89
3.1.2 Vivado的主要特征 92
3.2 Vivado的基本設(shè)計流程 93
3.2.1 利用Vivado開發(fā)FPGA的設(shè)計流程 93
3.2.2 Vivado的主界面及功能 94
3.3 基于Verilog HDL的電路設(shè)計與實現(xiàn) 96
3.3.1 半加器的設(shè)計與Verilog HDL建模舉例 96
3.3.2 創(chuàng)建項目并輸入設(shè)計 98
3.3.3 仿真驗證設(shè)計項目 100
3.3.4 綜合、實現(xiàn)設(shè)計項目 103
3.4 IP核的管理 107
3.4.1 IP核分類 107
3.4.2 定制IP 108
3.5 本章小結(jié) 110
第4章 全可編程片上系統(tǒng)的開發(fā)方法與流程 111
4.1 基于APSoC的嵌入式系統(tǒng)開發(fā)方法概述 111
4.1.1 需求分析到詳細(xì)說明 112
4.1.2 體系結(jié)構(gòu)設(shè)計 112
4.1.3 軟、硬件子系統(tǒng)設(shè)計和實現(xiàn) 113
4.1.4 軟、硬件系統(tǒng)集成與測試 115
4.2 PL部分純邏輯的開發(fā)方法 115
4.2.1 PYNQ-Z2硬件開發(fā)板 115
4.2.2 純邏輯開發(fā)流程 116
4.3 PS部分應(yīng)用程序的開發(fā)方法 133
4.3.1 PS部分外設(shè)應(yīng)用開發(fā) 133
4.3.2 PS部分UART的應(yīng)用程序的開發(fā)流程 134
4.4 本章小結(jié) 143
第5章 全可編程片上系統(tǒng)的軟硬件協(xié)同設(shè)計 144
5.1 EMIO的使用和BOOT文件的制作 144
5.1.1 EMIO原理 144
5.1.2 功能要求和電路原理 145
5.1.3 EMIO開發(fā)流程 145
5.1.4 用SDK生成啟動鏡像文件BOOT.bin 150
5.2 AXI設(shè)備設(shè)計 153
5.2.1 AXI基本知識 153
5.2.2 功能要求和電路原理 155
5.2.3 AXI設(shè)備(PWM控制器)的開發(fā)流程 156
5.3 PL到PS部分的中斷設(shè)計 167
5.3.1 APSoC器件中斷基礎(chǔ)知識 167
5.3.2 功能要求和電路原理 169
5.3.3 PL到PS部分中斷的開發(fā)流程 170
5.4 本章小結(jié) 176
第6章 高層次綜合器 177
6.1 高層次綜合器的概念與特點(diǎn) 177
6.1.1 為什么需要高層次綜合器 177
6.1.2 高層次綜合器產(chǎn)生的電路模塊 178
6.1.3 使用高層次綜合器的開發(fā)流程 179
6.1.4 高層次綜合器的核心工作 180
6.2 高層次綜合器的設(shè)計流程 184
6.3 基于高層次綜合器的硬件優(yōu)化 192
6.4 本章小結(jié) 202
第7章 全可編程片上系統(tǒng)嵌入式開發(fā)實例 203
7.1 頻率連續(xù)可變的任意信號發(fā)生器 203
7.1.1 設(shè)計要求 203
7.1.2 DDS基本原理及其實現(xiàn)方法分析 203
7.1.3 模擬輸出(DAC)硬件電路及其在PL部分的控制電路設(shè)計 206
7.1.4 用BRAM配置成雙口RAM 211
7.1.5 PS部分的設(shè)計 213
7.1.6 運(yùn)行結(jié)果 216
7.2 基于APSoC和射頻捷變收發(fā)器的射電望遠(yuǎn)鏡接收機(jī) 217
7.2.1 項目背景 217
7.2.2 射電望遠(yuǎn)鏡接收機(jī)算法設(shè)計 218
7.2.3 接收機(jī)系統(tǒng)設(shè)計 220
7.2.4 實測結(jié)果 225
主要參考文獻(xiàn) 226