SoC設(shè)計(jì)高級教程：系統(tǒng)架構(gòu)

第1章 SoC系統(tǒng)和架構(gòu)設(shè)計(jì) 1
1.1　處理器子系統(tǒng)設(shè)計(jì) 2
1.1.1 多核處理器 2
1.1.2 處理器子系統(tǒng) 4
1.2　存儲子系統(tǒng)設(shè)計(jì) 6
1.2.1 存儲結(jié)構(gòu) 6
1.2.2 存儲器件 9
1.2.3 存儲器映射與重映射 10
1.3　互連子系統(tǒng)設(shè)計(jì) 10
1.3.1 互連類型 11
1.3.2 互連層次 12
1.3.3 互連模塊的運(yùn)行頻率 15
1.3.4 系統(tǒng)總線 16
1.4　外設(shè)子系統(tǒng)設(shè)計(jì) 19
1.4.1 系統(tǒng)外設(shè) 20
1.4.2 I/O接口 22
1.4.3 數(shù)據(jù)傳輸方式 24
1.5　芯片管理設(shè)計(jì) 30
1.6　低功耗設(shè)計(jì) 33
1.6.1 功耗目標(biāo)的確定 34
1.6.2 架構(gòu)級低功耗設(shè)計(jì) 35
1.7　可測性設(shè)計(jì) 36
1.8　架構(gòu)評估 39
1.8.1 面積估算 39
1.8.2 功耗估算 44
1.8.3 靜態(tài)性能估算 47
1.9　電子系統(tǒng)級設(shè)計(jì) 51
1.9.1 ESL設(shè)計(jì)方法學(xué) 51
1.9.2 ESL模型和設(shè)計(jì)平臺 53
1.9.3 架構(gòu)探索 55
1.9.4 虛擬原型技術(shù) 60
小結(jié) 64
第2章 SoC集成 65
2.1　模塊化設(shè)計(jì) 65
2.1.1 IP的選擇與維護(hù) 65
2.1.2 布局布線模塊 66
2.1.3 設(shè)計(jì)層次 70
2.1.4 轉(zhuǎn)換橋 72
2.2　標(biāo)準(zhǔn)化設(shè)計(jì) 75
2.2.1 布局布線模塊架構(gòu) 76
2.2.2 布局布線模塊接口 80
2.2.3 集成IP單元庫 83
2.3　自動(dòng)化設(shè)計(jì) 86
2.4　模塊級集成 93
2.4.1 IP設(shè)計(jì)檢查指南 93
2.4.2 模塊集成規(guī)范 97
2.4.3 模塊集成 99
2.5　低速外設(shè)模塊的架構(gòu)和集成 100
2.6　芯片級集成 103
小結(jié) 116
第3章 處理器子系統(tǒng) 117
3.1　現(xiàn)代處理器微架構(gòu) 118
3.1.1 高級流水線技術(shù) 118
3.1.2 多指令發(fā)射技術(shù) 126
3.1.3 典型處理器架構(gòu) 133
3.2　多處理器系統(tǒng) 135
3.2.1 多處理器系統(tǒng)的分類 136
3.2.2 多核處理器 140
3.2.3 多處理器系統(tǒng)的啟動(dòng) 146
3.3　內(nèi)存訪問 148
3.3.1 分級緩存結(jié)構(gòu) 148
3.3.2 緩存預(yù)取技術(shù) 151
3.3.3 緩存一致性 153
3.3.4 訪存緩沖器 158
3.3.5 虛擬內(nèi)存管理 164
3.4　多處理器系統(tǒng)的通信 168
3.5　多處理器系統(tǒng)的同步 170
3.5.1 多處理器并發(fā)執(zhí)行 170
3.5.2 內(nèi)存一致性 176
3.5.3 內(nèi)存屏障 179
3.5.4 ARM體系架構(gòu)中的內(nèi)存訪問 181
3.6　處理器性能評估 185
3.6.1 處理器的延遲 186
3.6.2 處理器的帶寬 187
3.6.3 提高處理器帶寬的途徑 188
3.6.4 處理器性能示例 189
3.7　XPU 192
小結(jié) 194
第4章 存儲子系統(tǒng) 195
4.1　內(nèi)存控制器 195
4.1.1 內(nèi)存延遲性 195
4.1.2 內(nèi)存控制器的基本組成 201
4.2　物理層接口 207
4.2.1 均衡技術(shù) 209
4.2.2 內(nèi)存接口訓(xùn)練 211
4.2.3 內(nèi)存RAS功能 220
4.3　多通道內(nèi)存 223
4.4　內(nèi)存性能評估 226
4.4.1 內(nèi)存帶寬和內(nèi)存訪問延遲 226
4.4.2 提高內(nèi)存帶寬的途徑 227
4.5　Flash 230
4.5.1 Nand Flash訪存 230
4.5.2 Flash程序執(zhí)行 231
4.5.3 XIP 232
4.5.4 嵌入式Flash 234
小結(jié) 235
第5章 互連子系統(tǒng) 237
5.1　互連 238
5.1.1 片上互連網(wǎng)絡(luò) 238
5.1.2 片上互連網(wǎng)絡(luò)性能 241
5.1.3 服務(wù)質(zhì)量 242
5.1.4 互連保序模型 245
5.1.5 RAS 248
5.2　交叉矩陣 250
5.2.1 交叉矩陣原理 251
5.2.2 交叉矩陣功能 252
5.2.3 交叉矩陣類型 263
5.3　NoC 265
5.3.1 NoC原理 266
5.3.2 NoC微架構(gòu)設(shè)計(jì) 278
5.4　一致性互連 288
5.4.1 AXI一致性擴(kuò)展協(xié)議 290
5.4.2 緩存一致性互連 294
5.4.3 CHI協(xié)議 302
5.4.4 基于CHI協(xié)議的緩存一致性互連 308
5.5　互連性能評估 310
5.5.1 互連延遲 310
5.5.2 互連帶寬 311
小結(jié) 313
第6章 接口子系統(tǒng) 315
6.1　信號完整性 315
6.1.1 傳輸線 316
6.1.2 反射 317
6.1.3 串?dāng)_ 325
6.1.4 地反彈和電源反彈 330
6.2　接口信號 332
6.2.1 單端信號 332
6.2.2 差分信號 334
6.2.3 I/O接口屬性 338
6.3　串行解串器 344
6.3.1 SerDes關(guān)鍵技術(shù) 346
6.3.2 SerDes結(jié)構(gòu) 348
6.4　小芯片技術(shù) 351
6.4.1 異構(gòu)集成 352
6.4.2 互連接口 356
6.4.3 互連協(xié)議 361
6.4.4 封裝技術(shù) 368
6.4.5 UCIe協(xié)議 376
小結(jié) 382