基于Arm多核處理器和Vivado的設(shè)計(jì)方法：Xilinx Zynq系列SoC嵌入式系統(tǒng)應(yīng)用與人工智能實(shí)現(xiàn)

定　價：￥198.00

作　者：	何賓
出版社：	電子工業(yè)出版社
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ISBN：	9787121480010	出版時間：	2024-06-01	包裝：	平塑
開本：		頁數(shù)：		字?jǐn)?shù)：

內(nèi)容簡介

　　本書是對《Xilinx Zynq-7000嵌入式系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)：基于Arm Cortex-A9雙核處理器和Vivado的設(shè)計(jì)方法（第二版）》一書的一次重要修訂，全書共包含30章，主要內(nèi)容包括Xilinx Zynq系列SoC設(shè)計(jì)導(dǎo)論、AMBA規(guī)范、Zynq-7000系統(tǒng)公共資源和特性、Zynq-7000調(diào)試和測試子系統(tǒng)、Cortex-A9處理器指令集、Cortex-A9片上存儲器系統(tǒng)結(jié)構(gòu)和功能、Zynq-7000 SoC的Vivado基本設(shè)計(jì)流程、Zynq-7000 GPIO原理和控制、Cortex-A0異常與中斷原理和實(shí)現(xiàn)、Cortex-A9定時器原理及實(shí)現(xiàn)、Cortex-A9 DMA控制器原理和實(shí)現(xiàn)、Cortex-A9安全性擴(kuò)展、Cortex-A9 NEON原理和實(shí)現(xiàn)、Zynq-7000的可編程邏輯資源、Zynq-7000的互聯(lián)結(jié)構(gòu)、Zynq-7000 SoC內(nèi)定制簡單AXI-Lite IP、Zynq-7000 SoC內(nèi)定制復(fù)雜AXI Lite IP、Zynq-7000 AXI HP數(shù)據(jù)傳輸原理和實(shí)現(xiàn)、Zynq-7000 ACP數(shù)據(jù)傳輸原理和實(shí)現(xiàn)、Zynq-7000軟件與硬件協(xié)同調(diào)試原理和實(shí)現(xiàn)、Zynq-7000 SoC啟動與配置原理和實(shí)現(xiàn)、Linux開發(fā)環(huán)境的構(gòu)建、Zynq-7000 SoC內(nèi)Ubuntu硬件運(yùn)行環(huán)境的構(gòu)建、Zynq-7000 SoC內(nèi)Ubuntu軟件運(yùn)行環(huán)境的構(gòu)建、Linux環(huán)境下簡單字符設(shè)備驅(qū)動程序的開發(fā)、Linux環(huán)境下包含中斷機(jī)制驅(qū)動程序的開發(fā)、Linux環(huán)境下圖像處理系統(tǒng)的構(gòu)建、Zynq-7000 SoC上構(gòu)建和實(shí)現(xiàn)Python應(yīng)用、手寫體識別模型訓(xùn)練與推理一體化設(shè)計(jì)和實(shí)現(xiàn)，以及基于KR260平臺的人體姿態(tài)識別的實(shí)現(xiàn)。

作者簡介

　　何賓，知名的嵌入式和EDA技術(shù)專家，長期從事電子設(shè)計(jì)自動化方面的教學(xué)和科研工作，與全球多家知名的半導(dǎo)體廠商和EDA工具廠商密切合作。已經(jīng)出版電子信息方面的著作共40余部，內(nèi)容涵蓋電路仿真、電路設(shè)計(jì)、FPGA、數(shù)字信號處理、單片機(jī)、嵌入式系統(tǒng)等。典型的代表作有《模擬電子系統(tǒng)設(shè)計(jì)指南（基礎(chǔ)篇）：從半導(dǎo)體、分立元件到TI集成電路的分析與實(shí)現(xiàn)》、《模擬電子系統(tǒng)設(shè)計(jì)指南（實(shí)踐篇）：從半導(dǎo)體、分立元件到TI集成電路的分析與實(shí)現(xiàn)》、《Xilinx Zynq-7000嵌入式系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)-基于ARM Cortex-A9雙核處理器和Vivado的設(shè)計(jì)方法》、《Altium Designer17一體化設(shè)計(jì)標(biāo)準(zhǔn)教程-從仿真原理和PCB設(shè)計(jì)到單片機(jī)系統(tǒng)》、《STC8系列單片機(jī)開發(fā)指南：面向處理器、程序設(shè)計(jì)和操作系統(tǒng)的分析與應(yīng)用》等。

圖書目錄

目錄
第1章 Xilinx Zynq系列SoC設(shè)計(jì)導(dǎo)論 1
1.1　全可編程SoC基礎(chǔ)知識 1
1.1.1 全可編程SoC的演進(jìn) 1
1.1.2 SoC與MCU和CPU的比較 3
1.1.3 全可編程SoC誕生的背景 4
1.1.4 全可編程SoC的技術(shù)特點(diǎn) 4
1.1.5 全可編程SoC中的處理器類型 5
1.2　Arm架構(gòu)及分類 6
1.2.1 M-Profile 7
1.2.2 R-Profile 8
1.2.3 A-Profile 9
1.3　Zynq-7000 SoC的功能和結(jié)構(gòu) 11
1.3.1 Zynq-7000 SoC產(chǎn)品的分類及資源 11
1.3.2 Zynq-7000 SoC的功能 12
1.3.3 Zynq-7000 SoC內(nèi)的PS的構(gòu)成 13
1.3.4 Zynq-7000 SoC內(nèi)的PL的構(gòu)成 18
1.3.5 Zynq-7000 SoC內(nèi)的互聯(lián)結(jié)構(gòu) 19
1.3.6 Zynq-7000 SoC的供電引腳 20
1.3.7 Zynq-7000 SoC內(nèi)MIO到EMIO的連接 22
1.3.8 Zynq-7000 SoC內(nèi)為PL分配的信號 26
1.4　Zynq UltraScale+MPSoC的功能和結(jié)構(gòu) 28
1.4.1 Zynq UltraScale+MPSoC產(chǎn)品的分類及資源 28
1.4.2 Zynq UltraScale+MPSoC的結(jié)構(gòu) 31
1.4.3 Zynq UltraScale+MPSoC的供電區(qū)域 35
1.4.4 Zynq UltraScale+MPSoC PS-PL AXI接口 36
第2章 AMBA規(guī)范 38
2.1　AMBA規(guī)范的發(fā)展 38
2.1.1 AMBA 1 39
2.1.2 AMBA 2 39
2.1.3 AMBA 3 39
2.1.4 AMBA 4 40
2.1.5 AMBA 5 41
2.2　AMBA APB規(guī)范 43
2.2.1 AMBA APB寫傳輸 43
2.2.2 AMBA APB讀傳輸 45
2.2.3 AMBA APB錯誤響應(yīng) 45
2.2.4 操作狀態(tài) 46
2.2.5 AMBA 3 APB信號 47
2.3　AMBA AHB規(guī)范 48
2.3.1 AMBA AHB的結(jié)構(gòu) 48
2.3.2 AMBA AHB操作 49
2.3.3 AMBA AHB的傳輸類型 51
2.3.4 AMBA AHB的猝發(fā)操作 52
2.3.5 AMBA AHB的傳輸控制信號 55
2.3.6 AMBA AHB地址譯碼 56
2.3.7 AMBA AHB從設(shè)備傳輸響應(yīng) 57
2.3.8 AMBA AHB數(shù)據(jù)總線 59
2.3.9 AMBA AHB傳輸仲裁 61
2.3.10 AMBA AHB分割傳輸 65
2.3.11 AMBA AHB復(fù)位 68
2.3.12 關(guān)于AHB數(shù)據(jù)總線的位寬 68
2.3.13 AMBA AHB接口設(shè)備 69
2.4　AMBA AXI4規(guī)范 71
2.4.1 AMBA AXI4概述 71
2.4.2 AMBA AXI4的功能 71
2.4.3 AMBA AXI4的互聯(lián)結(jié)構(gòu) 79
2.4.4 AXI4-Lite的功能 80
2.4.5 AXI4-Stream的功能 81
第3章 Zynq-7000系統(tǒng)的公共資源和特性 84
3.1　時鐘子系統(tǒng) 84
3.1.1 時鐘子系統(tǒng)的架構(gòu) 84
3.1.2 CPU時鐘域 86
3.1.3 時鐘編程實(shí)例 87
3.1.4 時鐘子系統(tǒng)內(nèi)的生成電路結(jié)構(gòu) 88
3.2　復(fù)位子系統(tǒng) 92
3.2.1 復(fù)位子系統(tǒng)的結(jié)構(gòu) 92
3.2.2 復(fù)位流程 93
3.2.3 復(fù)位結(jié)果 94
第4章 Zynq-7000 SoC調(diào)試和測試子系統(tǒng) 96
4.1　JTAG和DAP子系統(tǒng) 96
4.1.1 JTAG和DAP子系統(tǒng)的功能 98
4.1.2 JTAG和DAP子系統(tǒng)I/O信號 100
4.1.3 編程模型 100
4.1.4 Arm DAP控制器 101
4.1.5 TPIU 102
4.1.6 Xilinx TAP控制器 103
4.2　CoreSight系統(tǒng)的結(jié)構(gòu)及功能 103
4.2.1 CoreSight系統(tǒng)的結(jié)構(gòu) 103
4.2.2 CoreSight系統(tǒng)的功能 104
第5章 Cortex-A9處理器及其指令集 108
5.1　應(yīng)用處理單元概述 108
5.1.1 基本功能 108
5.1.2 系統(tǒng)級視圖 109
5.2　Cortex-A9處理器的結(jié)構(gòu) 111
5.2.1 處理器模式 112
5.2.2 寄存器 113
5.2.3 流水線 118
5.2.4 分支預(yù)測 119
5.2.5 指令和數(shù)據(jù)對齊 119
5.2.6 跟蹤和調(diào)試 121
5.3　Cortex-A9處理器的指令集 122
5.3.1 指令集基礎(chǔ) 122
5.3.2 數(shù)據(jù)處理操作 125
5.3.3 存儲器指令 129
5.3.4 分支 131
5.3.5 飽和算術(shù) 132
5.3.6 雜項(xiàng)指令 133
第6章 Cortex-A9片上存儲器系統(tǒng)的結(jié)構(gòu)和功能 137
6.1　L1高速緩存 137
6.1.1 高速緩存的背景 137
6.1.2 高速緩存的優(yōu)勢和問題 138
6.1.3 存儲器的層次 139
6.1.4 高速緩存的結(jié)構(gòu) 139
6.1.5 緩存策略 143
6.1.6 寫和取緩沖區(qū) 145
6.1.7 緩存性能和命中速度 145
6.1.8 無效和清除緩存 146
6.1.9 一致性點(diǎn)和統(tǒng)一性點(diǎn) 147
6.1.10 Zynq-7000 SoC中的Cortex-A9 L1高速緩存的特性 149
6.2　存儲器訪問順序 150
6.2.1 普通、設(shè)備和強(qiáng)順序存儲器模型 151
6.2.2 存儲器屬性 152
6.2.3 存儲器屏障 153
6.3　存儲器管理單元 156
6.3.1 MMU功能描述 156
6.3.2 虛擬存儲器 157
6.3.3 轉(zhuǎn)換表 158
6.3.4 頁表入口域的描述 161
6.3.5 TLB的構(gòu)成 163
6.3.6 存儲器訪問順序 165
6.4　偵聽控制單元 166
6.4.1 地址過濾 166
6.4.2 SCU主設(shè)備端口 166
6.5　L2高速緩存 167
6.5.1 互斥L2-L1高速緩存配置 169
6.5.2 高速緩存替換策略 170
6.5.3 高速緩存鎖定 170
6.5.4 使能/禁止L2高速緩存控制器 171
6.5.5 RAM訪問延遲控制 171
6.5.6 保存緩沖區(qū)操作 172
6.5.7 Cortex-A9處理器和L2高速緩存控制器之間的優(yōu)化 172
6.5.8 預(yù)取操作 173
6.5.9 編程模型 174
6.6　片上存儲器 175
6.6.1 片上存儲器概述 175
6.6.2 片上存儲器的功能 176
6.7　系統(tǒng)地址空間分配 181
6.7.1 地址映射 181
6.7.2 系統(tǒng)總線主設(shè)備 182
6.7.3 I/O外設(shè) 182
6.7.4 SMC存儲器 183
6.7.5 SLCR 183
6.7.6 PS系統(tǒng)寄存器 183
6.7.7 CPU私有寄存器 183
第7章 Zynq-7000 SoC的Vivado基本設(shè)計(jì)流程 185
7.1　創(chuàng)建新的工程 185
7.2　使用IP集成器創(chuàng)建處理器系統(tǒng) 187
7.3　生成頂層HDL并導(dǎo)出設(shè)計(jì)到SDK 192
7.4　創(chuàng)建應(yīng)用測試程序 195
7.5　設(shè)計(jì)驗(yàn)證 198
7.5.1 驗(yàn)證前的硬件平臺準(zhǔn)備 198
7.5.2 設(shè)計(jì)驗(yàn)證的具體實(shí)現(xiàn) 199
7.6　SDK調(diào)試工具的使用 200
7.6.1 打開前面的設(shè)計(jì)工程 200
7.6.2 導(dǎo)入工程到SDK 200
7.6.3 建立新的存儲器測試工程 201
7.6.4 運(yùn)行存儲器測試工程 201
7.6.5 調(diào)試存儲器測試工程 203
7.7　SDK性能分析工具 205
第8章 Zynq-7000 SoC GPIO原理和控制實(shí)現(xiàn) 209
8.1　GPIO模塊的原理 209
8.1.1 GPIO接口及其功能 210
8.1.2 GPIO編程流程 212
8.1.3 I/O接口 214
8.1.4 部分寄存器說明 214
8.1.5 底層讀/寫函數(shù)說明 215
8.1.6 GPIO的API函數(shù)說明 216
8.2　Vivado集成開發(fā)環(huán)境下MIO讀/寫控制的實(shí)現(xiàn) 216
8.2.1 調(diào)用底層讀/寫函數(shù)編寫GPIO應(yīng)用程序 217
8.2.2 調(diào)用API函數(shù)編寫GPIO應(yīng)用程序 219
8.3　Vivado集成開發(fā)環(huán)境下EMIO讀/寫控制的實(shí)現(xiàn) 222
8.3.1 調(diào)用底層讀/寫函數(shù)編寫GPIO應(yīng)用程序 222
8.3.2 調(diào)用API函數(shù)編寫GPIO應(yīng)用程序 227
第9章 Cortex-A9異常與中斷原理和實(shí)現(xiàn) 230
9.1　異常原理 230
9.1.1 異常類型 230
9.1.2 異常處理 234
9.1.3 其他異常句柄 235
9.1.4 Linux異常程序流 236
9.2　中斷原理 237
9.2.1 外部中斷請求 237
9.2.2 Zynq-7000 SoC內(nèi)的中斷環(huán)境 240
9.2.3 中斷控制器的功能 241
9.3　Vivado集成開發(fā)環(huán)境下中斷系統(tǒng)的實(shí)現(xiàn) 244
9.3.1 Cortex-A9處理器中斷及異常的初始化流程 245
9.3.2 Cortex-A9處理器的GPIO控制器的初始化流程 245
9.3.3 導(dǎo)出硬件設(shè)計(jì)到SDK 246
9.3.4 創(chuàng)建新的應(yīng)用工程 246
9.3.5 運(yùn)行應(yīng)用工程 248
第10章 Cortex-A9定時器原理和控制實(shí)現(xiàn) 250
10.1　定時器的系統(tǒng)結(jié)構(gòu) 250
10.1.1 CPU私有定時器和看門狗定時器 251
10.1.2 全局定時器/計(jì)數(shù)器 251
10.1.3 系統(tǒng)級看門狗定時器 252
10.1.4 3重定時器/計(jì)數(shù)器 253
10.1.5 I/O信號 256
10.2　Vivado集成開發(fā)環(huán)境下定時器的控制實(shí)現(xiàn) 257
10.2.1 打開前面的設(shè)計(jì)工程 257
10.2.2 創(chuàng)建SDK軟件工程 257
10.2.3 運(yùn)行軟件應(yīng)用工程 259
第11章 Cortex-A9 DMA控制器原理和實(shí)現(xiàn) 261
11.1　DMA控制器的結(jié)構(gòu) 261
11.2　DMA控制器的功能 264
11.2.1 考慮AXI交易的因素 265
11.2.2 DMA管理器 265
11.2.3 多通道數(shù)據(jù)FIFO（MFIFO） 266
11.2.4 存儲器—存儲器交易 266
11.2.5 PL外設(shè)AXI交易 266
11.2.6 PL外設(shè)請求接口 267
11.2.7 PL外設(shè)長度管理 268
11.2.8 DMAC的長度管理 269
11.2.9 事件和中斷 270
11.2.10 異常終止 270
11.2.11 安全性 272
11.2.12 IP配置選項(xiàng) 273
11.3　DMA控制器編程指南 273
11.3.1 啟動控制器 274
11.3.2 執(zhí)行DMA傳輸 274
11.3.3 中斷服務(wù)例程 274
11.3.4 寄存器描述 274
11.4　DMA引擎編程指南 275
11.4.1 寫微代碼編程用于AXI交易的CCRx 275
11.4.2 存儲器到存儲器的傳輸 276
11.4.3 PL外設(shè)DMA傳輸長度管理 279
11.4.4 使用一個事件重新啟動DMA通道 280
11.4.5 中斷一個處理器 281
11.4.6 指令集參考 281
11.5　編程限制 282
11.6　系統(tǒng)功能之控制器復(fù)位配置 284
11.7　I/O接口 284
11.7.1 AXI主接口 285
11.7.2 外設(shè)請求接口 285
11.8　Vivado集成開發(fā)環(huán)境下DMA傳輸?shù)膶?shí)現(xiàn) 286
11.8.1 DMA控制器初始化流程 286
11.8.2 中斷控制器初始化流程 287
11.8.3 中斷服務(wù)句柄處理流程 287
11.8.4 導(dǎo)出硬件設(shè)計(jì)到SDK 287
11.8.5 創(chuàng)建新的應(yīng)用工程 288
11.8.6 運(yùn)行軟件應(yīng)用工程 294
第12章 Cortex-A9安全性擴(kuò)展 295
12.1　TrustZone硬件架構(gòu) 295
12.1.1 多核系統(tǒng)的安全性擴(kuò)展 297
12.1.2 非安全世界和安全世界的交互 297
12.2　Zynq-7000 SoC APU內(nèi)的TrustZone 298
12.2.1 CPU安全過渡 299
12.2.2 CP15寄存器訪問控制 299
12.2.3 MMU安全性 300
12.2