SoC設計高級教程：技術實現(xiàn)

定　價：￥128.00

作　者：	張慶
出版社：	電子工業(yè)出版社
叢編項：
標　簽：	暫缺

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ISBN：	9787121492501	出版時間：	2025-01-01	包裝：	平塑
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內(nèi)容簡介

　　《SoC設計高級教程——技術實現(xiàn)》是結合多年的工程實踐、培訓、以及累積的資料，并借鑒國內(nèi)外經(jīng)典教材、文獻、專業(yè)網(wǎng)站文檔等編著而成。本書全面介紹了SoC芯片的主要構成和設計環(huán)節(jié)，加強了SoC系統(tǒng)、架構和集成的介紹，特別介紹了近年來出現(xiàn)的一些SoC設計新概念、新技術、新領域和新方法。全書分8章，首先介紹了SoC芯片的的基礎設計，包括電源管理、時鐘和復位管理、低功耗設計技術。然后介紹了SoC設計的重要環(huán)節(jié)，包括時序分析和簽核、SoC驗證、SoC可測性設計。最后部分分別介紹了兩個SoC設計專題，即虛擬化和安全設計。書后有2個附錄，一個是專業(yè)術語的中英文對照，另1個則是設計術語索引。有關SoC設計的基本概念和方法，已在《SoC設計基本教程》中介紹，建議讀者先行閱讀。

作者簡介

　　張慶，博士，早年于東南大學任教，后赴美留學并在Broadcom（博通）等國際著名公司從事SoC芯片研發(fā)工作，回國后任中興微電子等公司的SoC團隊和項目負責人。是最早將國外先進的SoC芯片設計理念引入國內(nèi)的專家之一，在設計流程和方法學、芯片架構、芯片集成等領域，有著豐富的設計經(jīng)驗，以及流片和大規(guī)模量產(chǎn)經(jīng)驗，培養(yǎng)了一大批優(yōu)秀的SoC設計和管理人才。

圖書目錄

第1章　電源管理 1
1.1　穩(wěn)壓器 1
1.1.1 線性穩(wěn)壓器 2
1.1.2 開關穩(wěn)壓器 7
1.1.3 電源監(jiān)測與保護 13
1.2　電源管理設計 18
1.2.1 電源管理器件 18
1.2.2 電源管理電路設計 19
1.2.3 芯片電源供應 25
1.3　電源分配網(wǎng)絡 28
1.3.1 電源分配網(wǎng)絡的構成 28
1.3.2 電源分配網(wǎng)絡的特性 35
1.4　電源完整性 37
1.4.1 電壓波動及影響 37
1.4.2 電源阻抗 39
1.4.3 去耦電路 41
1.4.4 分層解耦 50
1.4.5 片上電源分配網(wǎng)絡的電源完整性 53
小結 55
第2章　時鐘和復位管理 57
2.1　SoC時鐘管理 57
2.1.1 時鐘抖動 59
2.1.2 PLL 63
2.1.3 SoC時鐘架構設計 75
2.2　SoC復位管理 83
2.2.1 復位源 83
2.2.2 復位類型 86
2.2.3 SoC復位架構設計 87
2.2.4 復位域跨越 91
2.3　時鐘和復位模塊設計 95
小結 99
第3章　低功耗設計方法 100
3.1　系統(tǒng)級低功耗設計 101
3.1.1 評估芯片功耗 101
3.1.2 功耗管理 102
3.2　算法及架構級低功耗設計 103
3.2.1 算法級低功耗設計 103
3.2.2 架構級低功耗設計之一 105
3.2.3 架構級低功耗設計之二 107
3.3　寄存器傳輸級低功耗設計 115
3.4　綜合中的低功耗設計 124
3.5　物理級低功耗設計 127
3.5.1 工藝選擇 127
3.5.2 門級功耗優(yōu)化 129
3.5.3 物理級功耗優(yōu)化 131
小結 136
第4章　時序分析與簽核 137
4.1　偏差與時序影響因素 137
4.1.1 偏差 137
4.1.2 工藝角 140
4.1.3 環(huán)境角 142
4.1.4 片上變化 143
4.1.5 串擾 144
4.1.6 IR壓降 147
4.2　靜態(tài)時序分析 148
4.2.1 時序路徑分析模式 148
4.2.2 時序分析模式 151
4.3　基于變化感知的時序分析 156
4.3.1 AOCV 158
4.3.2 SOCV/POCV 160
4.4　芯片級設計約束 163
4.4.1 扁平式芯片級設計約束 163
4.4.2 模塊級時序模型 167
4.4.3 裕量 170
4.5　時序簽核 173
4.5.1 場景 173
4.5.2 信號完整性分析 178
4.5.3 電源完整性和功耗分析 182
4.5.4 時序收斂 186
4.5.5 ECO 193
小結 198
第5章　驗證 200
5.1　SoC驗證 201
5.1.1 驗證方法 201
5.1.2 驗證流程 204
5.1.3 驗證計劃 206
5.1.4 驗證平臺 209
5.1.5 驗證層次 211
5.1.6 驗證質(zhì)量管控 211
5.2　IP和模塊級驗證 214
5.2.1 IP驗證 214
5.2.2 模塊級驗證 216
5.3　系統(tǒng)級驗證 219
5.4　門級驗證 221
5.4.1 門級仿真的作用 228
5.4.2 不定態(tài)產(chǎn)生、傳播和抑制 231
5.4.3 門級仿真方法 236
5.4.4 門級混合仿真 243
5.5　DFT驗證 246
5.6　低功耗驗證 251
5.6.1 電源意圖規(guī)范驗證 251
5.6.2 低功耗形式驗證 252
5.6.3 低功耗仿真 253
5.7　ATE測試的仿真向量 256
5.8　通用驗證方法學 259
5.8.1 驗證技術的發(fā)展歷程 260
5.8.2 UVM組件 261
5.8.3 UVM常用類的派生與繼承 262
5.8.4 UVM驗證平臺運行機制 263
5.8.5 UVM結構與通信 265
小結 267
第6章　可測性設計 269
6.1　SoC測試 269
6.1.1 SoC測試方法與結構 269
6.1.2 SoC的DFT技術 274
6.2　掃描測試 274
6.2.1 嵌入式確定性測試 276
6.2.2 模塊級掃描設計 285
6.3　內(nèi)建自測試 288
6.3.1 MBIST電路 289
6.3.2 模塊級MBIST設計 293
6.4　IP測試 297
6.4.1 IP的直接測試 297
6.4.2 基于IEEE標準的IP測試 298
6.4.3 高速和數(shù)模混合電路測試 302
6.4.4 先進DFT技術 306
6.5　SoC的DFT和實現(xiàn) 311
6.5.1 測試目標和策略 311
6.5.2 DFT技術應用 313
6.5.3 測試模式下的時鐘設計 314
6.5.4 模塊級DFT設計和實現(xiàn) 325
6.5.5 芯片級DFT設計和實現(xiàn) 328
小結 342
第7章　虛擬化設計 344
7.1　虛擬化 344
7.1.1 虛擬化技術基礎 344
7.1.2 虛擬化技術 349
7.2　內(nèi)存虛擬化 352
7.2.1 虛擬內(nèi)存 352
7.2.2 處理器訪問內(nèi)存 353
7.2.3 設備訪問內(nèi)存 355
小結 361
第8章　安全設計 362
8.1　SoC安全設計 363
8.1.1 安全解決方案 363
8.1.2 TEE 364
8.1.3 信任根 365
8.1.4 安全啟動 371
8.1.5 安全調(diào)試 374
8.1.6 安全島 375
8.2　ARM TrustZone 376
8.2.1 處理器的安全設計 378
8.2.2 總線隔離機制 380
8.2.3 內(nèi)存和外設隔離機制 381
8.3　RISC-V安全擴展 383
8.3.1 處理器的安全設計 383
8.3.2 隔離機制 384
小結 386